專利名稱：：頻率轉(zhuǎn)換器及其使用方法
技術(shù)領(lǐng)域：
：本發(fā)明一般地涉及頻率轉(zhuǎn)換器。更具體地來說，本發(fā)明涉及精確調(diào)整參考頻率的數(shù)字頻率轉(zhuǎn)換器。
背景技術(shù)：
：在許多類型的電子系統(tǒng)中，都希望生成由某些參考信號合成的具有各種頻率和相位關(guān)系的時鐘信號。合成參考信號的派生信號的通用方法基于模擬鎖相環(huán)(PLL)頻率轉(zhuǎn)換器來進(jìn)行。相應(yīng)地，圖1顯示了常規(guī)的模擬PLL100，PLL100以數(shù)字源頻率SCLK作為源分頻器104的輸入，該分頻器104將SCLK除以整數(shù)值S以創(chuàng)建參考頻率fREF。負(fù)反饋PLL控制環(huán)路105由相位檢測器106、充電泵108、低通環(huán)路濾波器110、壓控振蕩器(VCO)112和反饋分頻器114構(gòu)成。相位檢測器106對fREF和反饋頻率fBACK執(zhí)行相位差運算。即，相位檢測器106生成相位誤差信號UERR，此信號UERR在fREF和fBACK相等時為零，其隨所述兩個頻率之差反向變化。PLL控制環(huán)路的前饋路徑107由VCO112生成輸出或目標(biāo)頻率DCLK，所述VCO112的輸出頻率由UERR通過充電泵108和低通濾波器110生成的電壓控制。具體來說，充電泵108將UERR轉(zhuǎn)換成通過低通濾波器110平滑處理后的電壓信號，由此向VCO112提供控制電壓。PLL控制環(huán)路的反饋路徑113將頻率輸出DCLK饋送到反饋分頻器114中，由其將DCLK除以整數(shù)值F而生成fBACK信號。DCLK的輸出頻率是源頻率SCLK的整數(shù)倍或小數(shù)倍，具體由比率F/S確定。PLL相位抖動、環(huán)路穩(wěn)定性和響應(yīng)時間基本上取決于模擬充電泵108和低通環(huán)路濾波器110元件。這些模擬PLL元件中的容性元件引入了相當(dāng)大的環(huán)路時間常數(shù)和相位抖動，導(dǎo)致難以理解和預(yù)測的環(huán)路特性，尤其是在源頻率SCLK快速變化時。例如，導(dǎo)致此不確定性的一個原因是電容器受其電氣特性的熱變化影響。再者，基于模擬PLL的頻率轉(zhuǎn)換器的實際實現(xiàn)常常受限于小比較周期(即F和S的值小)，因為較大的比較周期要求濾波器110中采用較大的電容器，這在許多應(yīng)用中是無法實現(xiàn)的。鑒于至少上述原因，模擬PLL很難在實際中用于精確的頻率轉(zhuǎn)換，尤其是在源頻率SCLK不是常數(shù)值時。例如，在許多類型的系統(tǒng)中，需要DCLK的數(shù)控發(fā)生器來取代固定頻率的模擬振蕩器。發(fā)生器的一個常規(guī)但重要的部件稱為離散時間振蕩器(DTO)，圖2中給出一個示例DTO200。DTO200包括n位加法器202，該加法器202將n位增量值SF(比例因子)加到寄存器204的先前輸出值中，由此在參考時鐘信號RCLK的下一個上升沿以新遞增了的值更新寄存器204的輸出值，從而在一定數(shù)量的RCLK周期上生成用信號206表示的n位階梯輸出。階梯輸出信號206中每一階的時長等于RCLK周期TRCLK。在DTO輸出信號206的每個周期之后，生成一個進(jìn)位位208。進(jìn)位位208表示DTO輸出周期的整數(shù)部分，階梯DTO輸出信號206包含有關(guān)每個周期的小數(shù)部分的信息。DTO振蕩周期由DTO加法器的MODULO(模數(shù))、SF的值以及RCLK頻率FRCLK按照如下等式(1)確定FDCLK=SFMODULO×FRCLK---(1)]]>其中SF是線性確定DTO的輸出頻率的n位比例因子。通常，RCLK頻率和MODULO是固定的，期望的DTO輸出頻率由SF的值動態(tài)地控制。MODULO的值通常等于2n，其中n是DTO加法器的位數(shù)。階梯DTO輸出信號必須通過某個輸出模塊轉(zhuǎn)換成DCLK信號。因此，該輸出模塊的第一個功能是產(chǎn)生方波形的DCLK。第二個功能是減少要等于TRCLK的DTO輸出周期的抖動。圖3所示框圖示意了一個已知的輸出模塊實例。在該圖中，n位值SF設(shè)置n位DTO信號FDTO的頻率，將其饋送到輸出模塊305的形成模塊(formmodule)307，以進(jìn)行信號調(diào)整。形成模塊307以DTO304的輸出作為查找表(LUT)308的存儲地址以產(chǎn)生周期與FDTO相同的任意波形，查找表(LUT)308將來自各對應(yīng)LUT地址位置的相應(yīng)值輸入數(shù)模轉(zhuǎn)換器(DAC)310中，從而形成期望波形，隨后再由低通濾波器312進(jìn)行平滑處理。通常包括LUT和濾波器，以通過阻塞最高的諧波頻率而主要允許主時鐘頻率通過來減少DTO頻率中的諧波頻率失真，從而也降低但未消除相位抖動。施密特觸發(fā)器314將FDTO的模擬表示轉(zhuǎn)換為二進(jìn)制的頻率DTO_CLK，然后將其饋送到PLL316中進(jìn)行頻率轉(zhuǎn)換?；蛘?，在某些應(yīng)用中，可以采用DTO_CLK作為DCLK輸出，而無需PLL316。離散信號頻率轉(zhuǎn)換過程中的另一有用部件是如圖4a例示的直接數(shù)字合成器(DDS)。DDS通常執(zhí)行頻率降階功能(frequencystep-downfunction)。求和單元402將SF寄存器404中存儲的n位值SF加到相位累加器406輸出的n位值中。在SCLK的每個上升沿同步更新和值。相位累加器406將n位DDS頻率FDDS饋送到輸出模塊，并將FDDS饋送回求和單元402，從而在一定數(shù)量的SCLK周期期間生成具有如下等式(2)給出的頻率的階梯周期信號408FDDS=SF2nFSCLK---(2)]]>其中FSCLK是SCLK的頻率值。輸出模塊410將DDS頻率信號FDDS轉(zhuǎn)換成目標(biāo)時鐘DCLK。例如，輸出模塊410可以將階梯波形轉(zhuǎn)換成具有頻率FDDS的二進(jìn)制時鐘信號。應(yīng)該注意的是，階梯周期信號408的周期中的抖動等于SCLK周期。如果SCLK周期在寬范圍上變化(即具有高抖動)，則可能難以(或不可能)設(shè)計有效降低抖動的輸出模塊。圖4b例示了另一種相關(guān)的DDS頻率轉(zhuǎn)換器450。源分頻器452將SCLK除以整數(shù)值SDIV以創(chuàng)建參考信號REF。目標(biāo)分頻器464將DCLK除以整數(shù)值DDIV以創(chuàng)建反饋信號。相位檢測器454每個比較周期對REF與反饋信號的位置進(jìn)行比較，所述比較周期是兩個連續(xù)REF信號之間的時間。相位檢測器的Freq_set輸出值通常與比較周期與反饋周期之差成比例。頻率值發(fā)生器456對從相位檢測器454獲得的Freq_set值進(jìn)行累加，得到輸出值Freq_val，饋送到DTO457輸入端。DTO457由加法器458和寄存器460組成。隨后由輸出模塊462調(diào)整DTO輸出，以得到DCLK頻率。經(jīng)常使用頻率轉(zhuǎn)換器的重要領(lǐng)域包括計算機CRT和LCD監(jiān)視器。在此類設(shè)備中，輸出時鐘周期TDCLK和輸入時鐘周期TSCLK遵循如下等式(3)ShTOTAL×SvTOTAL×TSCLK＝DhTOTAL×DvTOTAL×TDCLK(3)其中ShTOTAL是源線中的SCLK周期數(shù)；SvTOTAL是源幀中的行數(shù)；DhTOTAL是目標(biāo)線中的DCLK周期數(shù)；DvTOTAL是目標(biāo)幀中的行數(shù)；TSCLK是源時鐘周期的時長；以及TDCLK是目標(biāo)時鐘周期的時長。采用幀速率轉(zhuǎn)換的設(shè)備中的頻率轉(zhuǎn)換器通常遵循如下等式(4)m×ShTOTAL×SvTOTAL×TSCLK＝n×DhTOTAL×DvTOTAL×TDCLK(4)其中m和n是整數(shù)。頻率轉(zhuǎn)換器450中要求的SDIV最大值等于m×ShTOTAL×SvTOTAL，比較周期是m個源幀。如果值m×ShTOTAL×SvTTOTAL和n×DhTOTAL×DvTOTAL具有公分母，則可以降低SDIV和比較周期。但是在某些情況中，不可能具有很大的公分母。如果SCLK周期TSCLK有步進(jìn)變化，則頻率轉(zhuǎn)換器450中的DCLK周期TDCLK將逐漸收斂于新的穩(wěn)定狀態(tài)。收斂所需時間(即響應(yīng)時間)取決于比較周期。比較周期越長，則頻率轉(zhuǎn)換器450收斂所需時間越多，可能多達(dá)幾個幀。但是，在許多CRT/LCD監(jiān)視器應(yīng)用中，響應(yīng)時間長是不可接受的。相位檢測器454必須正確地處理各種各樣的情況。例如，一種情況是當(dāng)TDCLK比TSCLK大或少兩倍時?？梢岳斫?，相位檢測器454執(zhí)行邏輯和計算二種運算，因此通常難以設(shè)計。雖然頻率轉(zhuǎn)換器通常在許多情況中均適用，但仍需要不斷改進(jìn)數(shù)字頻率轉(zhuǎn)換器設(shè)計。具體來說，一般需要響應(yīng)時間快且相位誤差檢測機制簡單的頻率轉(zhuǎn)換器。還希望這些頻率轉(zhuǎn)換器也適用于CRT/LCD監(jiān)視器應(yīng)用。發(fā)明概述為了達(dá)到本發(fā)明上述和其他目的，根據(jù)本發(fā)明，提供了一種僅采用數(shù)字元件的數(shù)字頻率轉(zhuǎn)換方法和裝置。在本發(fā)明的一個實施例中，目標(biāo)相位累加器單元生成送往相位檢測器單元的目標(biāo)相位信號。目標(biāo)相位累加器單元接收目標(biāo)相位輸入值及來自參考信號輸入的輸入信號。數(shù)字相位檢測器單元配置為接收參考信號、當(dāng)前相位反饋輸入信號及目標(biāo)相位輸入信號。相位檢測器單元將第一頻率設(shè)置信號輸出到頻率值發(fā)生器單元。頻率值發(fā)生器單元配置為將頻率值信號輸出到數(shù)字振蕩器單元，數(shù)字振蕩器單元生成直接反饋到相位檢測器單元的當(dāng)前相位反饋輸入端的對應(yīng)數(shù)字輸出信號。在一些實施例中，當(dāng)前相位反饋信號包括整數(shù)和小數(shù)相位信息。在另一些實施例中，可能只需要小數(shù)相位信息。在某些情況中，目標(biāo)相位累加器單元可以包括用于生成適當(dāng)目標(biāo)相位信號的相位校正輸入值。在另一些情況中，目標(biāo)相位累加器單元可以采用相位與所述相位檢測器單元所用的第一參考信號不同的第二參考信號。此外，目標(biāo)相位累加器單元可以在某些應(yīng)用中配備一乘法器單元，該乘法器單元以第二參考信號作為控制信號來從兩個輸入值中選擇一個輸入值，以供目標(biāo)相位累加器單元用于后續(xù)計算。例如，乘法器可用于選擇目標(biāo)相位輸入值或使用由相位校正輸入值派生的信息，以用于生成目標(biāo)相位信號輸出。在一些實施例中，相位檢測器單元生成與當(dāng)前相位反饋輸入信號與目標(biāo)相位輸入信號之差成比例的第一頻率設(shè)置信號。此外，在另一些實施例中，相位檢測器單元生成與當(dāng)前相位反饋輸入信號與目標(biāo)相位輸入信號之差成比例的第二頻率設(shè)置信號。在一些實施例中，相位檢測器單元可以控制何時輸出第一頻率設(shè)置信號。在這些實施例中，相位檢測器單元包括一乘法器，它使用第一參考信號作為選擇線，以選擇何時將第一頻率設(shè)置信號輸出到頻率值發(fā)生器。本發(fā)明所用參考信號可以多種合適的方法來產(chǎn)生。在一些實施例中，將源時鐘饋送到分頻器，由其生成所需的參考信號。此外，在一些實施例中，來自數(shù)字振蕩器的數(shù)字輸出信號由輸出模塊調(diào)整，以生成適用于特定應(yīng)用的輸出信號。前述裝置實施例中實現(xiàn)頻率轉(zhuǎn)換的方法的一個實施例為根據(jù)第一參考信號確定第一比較周期，并計算用于計算頻率設(shè)置參數(shù)的目標(biāo)相位值。該計算是基于當(dāng)前相位值和目標(biāo)相位值之差來進(jìn)行的，其中當(dāng)前相位值包括整數(shù)和小數(shù)相位信息。在一些實現(xiàn)方案中，頻率設(shè)置參數(shù)與所述差值成比例。在對應(yīng)的輸出頻率上驅(qū)動數(shù)字振蕩器的頻率值是由頻率設(shè)置參數(shù)導(dǎo)出的，用于更新數(shù)字振蕩器以使其按經(jīng)過更新的頻率設(shè)置振蕩。在一些實施例中，在第一比較周期期間計算頻率值和頻率設(shè)置參數(shù)。在另一些實施例中，在第二比較周期期間基于第二參考信號計算目標(biāo)相位值。在某些情況中，使用相位校正值來計算目標(biāo)相位值。還提供了了實施本發(fā)明的計算系統(tǒng)和軟件產(chǎn)品。通過結(jié)合附圖閱讀如下詳細(xì)說明，可更清楚更容易理解本發(fā)明的其他特征、優(yōu)點和目的。附圖簡介本發(fā)明是通過附圖給出的非限制性示例來加以說明的，附圖中同樣的參考標(biāo)號表示類似的部件圖1顯示已知鎖相環(huán)(PLL)頻率轉(zhuǎn)換器的示例性框圖；圖2是說明常規(guī)離散時間振蕩器(DTO)的示例性數(shù)字電路實現(xiàn)方案的示意圖；圖3顯示已知的基于DTO的頻率轉(zhuǎn)換器的示例性框圖；圖4a是說明常規(guī)直接數(shù)字合成器(DDS)的示例性數(shù)字電路實現(xiàn)方案的示意圖；圖4b是說明另一種常規(guī)直接數(shù)字合成器(DDS)的示例性數(shù)字電路實現(xiàn)方案的示意圖；圖5顯示根據(jù)本發(fā)明一個實施例，實現(xiàn)DDS伺服系統(tǒng)的全數(shù)字頻率轉(zhuǎn)換系統(tǒng)的框圖；圖6顯示詳細(xì)說明根據(jù)本發(fā)明一個實施例，實現(xiàn)數(shù)字頻率轉(zhuǎn)換的基本方法的流程圖；圖7顯示根據(jù)本發(fā)明另一個實施例，實現(xiàn)DDS伺服系統(tǒng)的全數(shù)字頻率轉(zhuǎn)換系統(tǒng)的框圖；圖8顯示根據(jù)本發(fā)明另一個實施例，實現(xiàn)DDS伺服系統(tǒng)的全數(shù)字頻率轉(zhuǎn)換系統(tǒng)的框圖；以及圖9是適用于實現(xiàn)本發(fā)明的通用計算機系統(tǒng)的圖形表示。本發(fā)明實施例的詳細(xì)說明下面參照附圖中所示的實施例來說明本發(fā)明。在以下描述中，為了更好地理解本發(fā)明，闡述了許多具體細(xì)節(jié)。但是，對于本領(lǐng)域技術(shù)人員來說，顯然可以在沒有部分或所有這些具體細(xì)節(jié)的情況下實施本發(fā)明。在其他例子中，未詳細(xì)描述眾所周知的步驟和/或系統(tǒng)部件，以使本發(fā)明更清楚。根據(jù)以上論述，為了實現(xiàn)本發(fā)明的其他目的，提供了一種全數(shù)字頻率轉(zhuǎn)換器，它具有較快的響應(yīng)時間和相對簡單的設(shè)計。圖5以框圖形式說明了根據(jù)本發(fā)明一個實施例的通用直接數(shù)字合成(DDS)伺服系統(tǒng)。該附圖所示的DDS伺服頻率轉(zhuǎn)換系統(tǒng)是一種將具有第一頻率的輸入源時鐘SCLK轉(zhuǎn)換成具有第二頻率的輸出目標(biāo)時鐘DCLK的頻率轉(zhuǎn)換器。源分頻器504將SCLK除以整數(shù)SDIV，以創(chuàng)建參考信號Ref。信號Ref設(shè)置比較周期(TCMP)，檢測器502將比較周期TCMP用作時間窗口，以比較其他輸入信號并生成檢測器的輸出信號。但是，其他實施例可以不采用輸入源時鐘分頻器504，而是通過某種其他已知方法來提供合適的Ref信號。Ref信號饋送到相位累加器503和檢測器502。輸入相位累加器503的Phase_target輸入值對于確定每個比較周期的DCLK周期數(shù)的特定模式是恒定不變的。對于一個給定的Phase_target輸入，相位累加器503對DCLK的相位進(jìn)行累加，這必須得到伺服系統(tǒng)的支持。相位累加器503的Target_val輸出是理想的DCLK相位(即目標(biāo)相位)，檢測器502在每個比較周期期間將其與當(dāng)前實際相位Phase_current進(jìn)行比較，以確定適當(dāng)?shù)腜hase_error和Freq_set控制輸出。Phase_current是包含當(dāng)前DCLK輸出的整數(shù)和小數(shù)相位信息的反饋信號。檢測器502輸出Freq_set信號，它基本上與Target_val設(shè)置的理想DCLK相位與觀察到的由Phase_current表示的當(dāng)前DCLK相位之差成比例。頻率值發(fā)生器506對來自檢測器502的Freq_set值進(jìn)行累加，生成輸出值Freq_val，以輸入DTO510。DTO510具有小數(shù)和整數(shù)輸出。整數(shù)部分累加自伺服過程開始起出現(xiàn)的DTO周期數(shù)。DTO510的小數(shù)輸出是當(dāng)前DTO輸出周期的相位，例示為饋送到輸出模塊514的階梯信號512。DTO510的整數(shù)和小數(shù)輸出的組合以信號Phase_current的形式反饋，以指示當(dāng)前DTO輸出的實際相位。輸出模塊514以已知方式適當(dāng)?shù)卣{(diào)整DTO小數(shù)輸出信號。例如，DCLK頻率可以調(diào)整為等于DTO頻率或與之成比例關(guān)系。在最簡單的情況中，輸出模塊514使DCLK頻率保持與DTO頻率基本相等。圖6顯示詳細(xì)說明根據(jù)本發(fā)明一個實施例，實現(xiàn)響應(yīng)時間相對較小的數(shù)字頻率轉(zhuǎn)換的過程600的流程圖。過程600開始于步驟602，其中適當(dāng)?shù)貙Ω鞣N系統(tǒng)參數(shù)進(jìn)行初始化。例如，將DTO510和相位累加器503的整數(shù)部分所對應(yīng)的輸出比特設(shè)為零。此外，將頻率值發(fā)生器506中的寄存器設(shè)為與期望的DCLK頻率對應(yīng)的狀態(tài)。還在步驟602加載用戶定義常數(shù)，如Phase_target和SDIV。在步驟604，伺服系統(tǒng)等待新的比較周期開始。當(dāng)新的比較周期開始時，過程600前進(jìn)到步驟606，其中相位累加器通過將Phase_target與前一個Target_val相加來計算新的Target_val，從而在比較周期結(jié)束時更新理想的DTO輸出相位。在步驟608計算Target_val與DTO的真實相位Phase_current之差。在步驟610，將該差值轉(zhuǎn)換成合適的Freq_set值，例如通過將該差值乘以常量系數(shù)?；蛘?，在其他實施例中，可以將該差右移來代替乘法運算。在步驟612，將Freq_set值和當(dāng)前Freq_val轉(zhuǎn)換為新的Freq_val，新的Freq_val在下一個比較周期期間饋送到DTO519的輸入端。作為示例，新的Freq_val可以是先前的Freq_val與Freq_set值之和。視具體的應(yīng)用而定，在步驟614，將DTO輸出信號調(diào)整成適用于外部系統(tǒng)的信號。在一些實施例中，步驟614是可選的，因為DTO輸出信號可以由其他系統(tǒng)組件直接使用。應(yīng)該理解，在幾種情形下，各步驟的次序可以變更，還可以刪除某些步驟以及增加其他的步驟。已經(jīng)描述了根據(jù)本發(fā)明實現(xiàn)數(shù)字頻率轉(zhuǎn)換的通用方法，圖7中的框圖說明了根據(jù)本發(fā)明另一個實施例的更具體的DDS伺服系統(tǒng)。該圖所示的DDS伺服頻率轉(zhuǎn)換系統(tǒng)與圖5所示的DDS系統(tǒng)相似，不同之處在于顯示了相位累積器和DTO的一些實施細(xì)節(jié)。下文將參照圖7討論本發(fā)明的這些差異和其他實施細(xì)節(jié)。相位累加器703包括加法器704和寄存器706。相位累加器703的Phase_target輸入值對于確定每個比較周期的DCLK周期數(shù)的特定模式是恒定不變的，它包括累計的DCLK周期數(shù)(即整數(shù)部分)和當(dāng)前周期中的DCLK相位(即小數(shù)部分)。加法器704的輸出值在常量頻率參考時鐘RCLK的沿通過Ref信號同步饋送到寄存器706中。即，寄存器706累加DCLK的相位，包括伺服系統(tǒng)要實現(xiàn)的相位的整數(shù)部分和小數(shù)部分。DTO711分別具有小數(shù)部分DTO_frac和整數(shù)部分DTO_int。整數(shù)部分DTO_int是計數(shù)器716累計的DTO輸出中出現(xiàn)的DTO周期總數(shù)。DTO711的小數(shù)部分DTO_frae包括加法器702和寄存器714，它確定當(dāng)前DTO輸出周期的相位。當(dāng)加法器712在一個周期結(jié)束時產(chǎn)生進(jìn)位，計數(shù)器716加1，從而生成DTO711的整數(shù)部分。寄存器714的輸出是饋送到輸出模塊720的輸入端的階梯信號718(DTO_frac)。信號Phase_current由DTO_int和DTO_frac級聯(lián)構(gòu)成，它確定自伺服過程開始DTO輸出信號中的實際相位變化。依具體應(yīng)用而定，輸出模塊720對DTO_frac執(zhí)行任何期望的信號調(diào)整操作。下文將更詳細(xì)地闡述本發(fā)明的另一個實施例的實現(xiàn)方面。從Phase_target控制輸入開始討論，Phase_target是每個比較周期TCMP伺服系統(tǒng)要實現(xiàn)的目標(biāo)DCLK相位變化。Phase_target的值由TCMP與TDCLK的比值確定，如等式(5)所示Phase_target＝TCMP/TDCLK(5)因此，為了實現(xiàn)本實施例的頻率轉(zhuǎn)換器的某個目標(biāo)DCLK頻率，系統(tǒng)設(shè)計師選擇源時鐘分頻器702中的合適SDIV值，并輸入按等式(5)計算的Phase_target。DTO輸出在伺服過程開始時初始化為等于相位累加器全相位變化部分。應(yīng)該注意的是，相位累加器寄存器706的整數(shù)部分的位數(shù)必須足夠讓檢測器708正確地求解Target_val和Phase_current之差。檢測器708在每個比較周期結(jié)束時比較Target_val和Phase_current，并計算相應(yīng)的Freq_set值，以饋送到DDS伺服環(huán)路的前饋路徑。不同于已知的相位控制伺服環(huán)路，本發(fā)明在反饋路徑即合成的輸出信號718與檢測器708的反饋輸入之間沒有采用反饋分頻器，而是代之以向檢測器708反饋由DTO711即時提供的高分辨率信息Phase_current。Phase_current信號的采樣分辨率是DCLK周期的很小一部分，足以計算精確的逐周期相位誤差值。Phase_target信號中存在確定性小誤差，它對應(yīng)于DTO711的最低有效位。該取整誤差確定最大頻率設(shè)置精度Phase_target。如果該精度足夠特定應(yīng)用之用，則相位累加器703無需任何輸入信號來進(jìn)行補償。但是，如果精度不夠，則可向相位累加器703提供相位校正輸入(未顯示)，以補償此分辨率誤差。每數(shù)個比較周期進(jìn)行一次校正，例如相應(yīng)根據(jù)等式(1)和等式(2)在一幀結(jié)束或m幀結(jié)束之后進(jìn)行一次校正。為了生成前饋環(huán)路路徑的控制參數(shù)，檢測器703確定DTO輸出相位變化和相位累加器設(shè)置的理想相位變化之間的差，并計算使DTO輸出相位等于理想的Target-Val相位所需的Freq_set校正值。作為比例伺服系統(tǒng)的一個實例，可以通過將相位差乘以一個常數(shù)來計算Freq_set。Freq_set控制參數(shù)在Ref設(shè)置的每個比較周期TCMP之后重新進(jìn)行計算，并保持不變，直到下一個比較周期結(jié)束為止。應(yīng)理解，較長的TCMP可以增加控制環(huán)路的響應(yīng)時間。但環(huán)路穩(wěn)定性并不顯著地依賴于TCMP的時長，因為檢測器708從Phase_current反饋信號接收即時的高分辨率相位信息，且Freq_val是立即計算的。再者，應(yīng)該注意的是，Phase_target和TCMP可以按照等式(5)在很寬范圍上適當(dāng)?shù)刈兓?，同時保持期望的輸出頻率。在本實施例中，DDS伺服環(huán)路的前饋路徑包括頻率值發(fā)生器710和DTO711。檢測器708將Freq_set參數(shù)輸出到頻率值發(fā)生器710，由其計算DTO711生成期望的DCLK輸出頻率所需的值Freq_val。不同于已知的離散時間振蕩器，DTO711除了包括通常的小數(shù)輸出信號DTO_frac還包括整數(shù)部分，DTO_frac饋送到已知的輸出模塊720的輸入端，以進(jìn)行信號調(diào)整。作為示例，為了將輸出信號DTO_frac轉(zhuǎn)換成二進(jìn)制時鐘信號，輸出模塊720可如圖3所示具有一個查找表、一個作為輸入級的數(shù)模轉(zhuǎn)換器(DAC)以及一個作為輸出級的施密特觸發(fā)的低通濾波器。DTO711的整數(shù)部分DTO_int與小數(shù)部分DTO_frac一起表示DTO的當(dāng)前相位Phase_current，并表示自伺服過程開始起DTO輸出信號的全相位變化。DTO711整數(shù)部分的位數(shù)必須足夠，以便正確地確定Target_val和Phase_current之差。應(yīng)理解，圖5所示的不同DDS伺服系統(tǒng)塊可以最適合于特定應(yīng)用的許多種不同方式來實現(xiàn)。圖8說明一個針對計算機顯示監(jiān)視器中的頻率轉(zhuǎn)換的實施例。該實施例與先前的實施例相似，不同之處在于某些系統(tǒng)塊已利用特定的硬件部件來實現(xiàn)，以及相位累加器沒有附加的輸入，如ref_frame和Phase_correct。在本發(fā)明的這一計算機監(jiān)視器實施例中，相位累加器803接收兩個輸入?yún)⒖夹盘朢ef_line(與圖6的REF相同)及Ref_frame(標(biāo)記m幀的結(jié)束，其中m是整數(shù))。相位累加器包括加法器804、乘法器806、加法器808和寄存器810。新的Target_val在比較周期結(jié)束、Ref_line信號有效時出現(xiàn)的參考時鐘RCLK沿上存儲在寄存器810中，其中RCLK具有恒定的頻率。Ref_line信號在一個RCLK周期期間有效。如果Ref_frame信號有效，則Phase_target與Phase_correct之和出現(xiàn)在加法器808的輸入端。在其他比較周期中，通過乘法器806將Phase_target傳遞到加法器808的輸入端。檢測器811包括減法器812它計算Target_val與反饋信號Phase_current之差(diff)。檢測器811中采用兩個乘法器814和816來計算檢測器輸出值Freq_set1和Freq_set2。系數(shù)K1和K2在當(dāng)前模式下恒定不變。在其他實施例中，可以采用簡單的向右移位移位器來取代乘法器。例如，可以調(diào)節(jié)這些系數(shù)，以確定伺服系統(tǒng)的質(zhì)量以及轉(zhuǎn)換過程的速度(即，系統(tǒng)響應(yīng)時間)。乘法器818在一個比較周期結(jié)束時出現(xiàn)的RCLK周期期間將Freq_set1值傳遞到下一個系統(tǒng)塊。頻率值發(fā)生器819包括加法器820、寄存器822、加法器824和輸出寄存器826。在每個比較周期期間，寄存器822中的值按值Freq_set1變化。在伺服系統(tǒng)的穩(wěn)定狀態(tài)中，寄存器822中的值基本上等于輸入DTO827的Freq_val，這是實現(xiàn)對應(yīng)于Phase_target的DTO輸出頻率所必需的。寄存器826存儲寄存器822中的值與來自檢測器811的Freq_set2的和值Freq_val。應(yīng)該注意，加法器824和寄存器826均是可選的。包括它們是為了使轉(zhuǎn)換過程快速穩(wěn)定。因此，在不需要這些特征的應(yīng)用中可以將其省略。DTO827由加法器828、寄存器830和計數(shù)器832組成。加法器828和寄存器830表示DTO輸出的小數(shù)部分。寄存器830的輸出是用作輸出模塊834輸入的階梯n位信號DTO_frac。計數(shù)器832表示DTO輸出的整數(shù)部分。它根據(jù)來自加法器828的進(jìn)位信號遞增。計數(shù)器832的輸出與寄存器830的輸出級聯(lián)形成Phase_current，并反饋到檢測器811的輸入端。Phase_current反饋信號表示自伺服過程開始起DTO輸出信號中的全相位變化。應(yīng)該注意的是，圖8中的伺服系統(tǒng)可從任何初始狀態(tài)正確地工作，但如果在轉(zhuǎn)換過程的第一階段(當(dāng)Target_val與Phase_current之差大時)期間，寄存器810中Target_val的整數(shù)部分和計數(shù)器832中DTO的整數(shù)部分在每個新比較周期開始之后設(shè)為零，則轉(zhuǎn)換過程的時長可以顯著減少。因此，減法器812的輸出表示理想DTO相位變化與自上個比較周期起的實際DTO相位變化之差。對本領(lǐng)域技術(shù)人員而言，計算相位差的其他方法是顯而易見的，因而可以視為在本發(fā)明范圍內(nèi)。本說明書將例示一些基本系統(tǒng)參數(shù)的計算。為了簡化計算，最好選擇SDIV等于ShTOTAL；但然而，任何適合的值均適用。如果SDIV設(shè)為等于ShTOTAL且DCLK頻率等于DTO輸出頻率，則Phase_target可由如下等式(6)確定phase_task=TCMPTDCLK=n×DhTOTAL×DvTOTALm×SvTOTAL---(6)]]>圖8中的檢測器811根據(jù)比較周期結(jié)束時Target_val和Phase_current值之差來計算Freq_set1和Freq_set2的合適值。計算Freq_set1的通用公式由如下等式(7)給出Freq_set1＝K1×dPh(7)其中dPh是期望相位變化與比較周期結(jié)束時當(dāng)前相位之差，而K1是對應(yīng)于伺服系統(tǒng)特定模式的常數(shù)。計算Freq_set2的類似公式由如下等式(8)給出Freq_set2＝K2×dPh(8)本
技術(shù)領(lǐng)域：
有經(jīng)驗的設(shè)計師可以容易地確定系數(shù)K1和K2的合適值。但是，為了可靠收斂于穩(wěn)定狀態(tài)，最好選擇低于如下等式(9)給出的最大值KMAX的K1和K2KMAX=TRCLKTCMP.---(9)]]>其中TRCLK是參考時鐘周期，TCMP是比較周期的時長-即圖8中兩個連續(xù)Ref-line信號之間的時間。系數(shù)K1和K2的值可以按如下等式(10)和(11)來計算K1=n1×TRCLKTCMP---(10)]]>K2=n2×TRCLKTCMP---(11)]]>其中n1＜1，n2＜1。應(yīng)理解，系數(shù)n1和n2越小，則對源SCLK周期中的抖動的響應(yīng)時間越長。設(shè)計本發(fā)明的頻率轉(zhuǎn)換器時的一項初始考慮是確定給定比較周期和目標(biāo)幀期間應(yīng)用的可接受相位誤差。本實施例中產(chǎn)生相位誤差的一個決定性因素是DTO小數(shù)部分(即加法器828和寄存器830)中的位數(shù)n。相位累加器的小數(shù)部分(即寄存器810)中以及頻率值發(fā)生器的輸出(Freq_val)中采用了相同的位數(shù)。最好是Phase_target的小數(shù)部分與相位累加器的輸入具有相同的位數(shù)。下面將更詳細(xì)地討論有關(guān)DTO設(shè)計的方面。如上所述，DTO輸出的整數(shù)部分對DTO周期計數(shù)，而小數(shù)部分以DTO最低有效位所對應(yīng)的離散精度來解析DTO輸出的當(dāng)前相位。因此，通過適當(dāng)?shù)剡x擇DTO的位數(shù)n，可以設(shè)計最大的相位誤差，這可以由如下等式(12)確定TDCLK=MODULO×TRCLKFreq_val---(12)]]>其中1＜Freq_val＜MODULO，并且MODULO＝2n。如果Freq_val的最低有效位改變，則因變化(dTDCLK)所致的每DCLK周期的誤差由如下等式(13)確定dTDCLK=-2nFreq_val2×TRCLK---(13)]]>假定TCMP是比較周期的時長，dTCMP是對應(yīng)于dTDCLK的比較周期的誤差，以及dNCMP是對應(yīng)于dTCMP的DCLK周期數(shù)，則通過如下等式(14)計算dNCMPdNCMP＝dTCMP/TDCLK＝[TCMP/(TDCLK)2]×dTDCLK＝+TCMP/TRCLK×2n(14)例如，如果比較周期是100×106皮秒且TRCLK是4000皮秒，則dNCMP=250002n]]>因此，如果小數(shù)部分中DTO位數(shù)為n＝20，則可大致轉(zhuǎn)化為每個比較周期DCLK周期中0.025的誤差。m個源幀期間DTO輸出中的理想相位變化(Ph_frm_ideal)在相位累加器中按如下等式(15)確定Ph_frm_ideal＝Phase_target×m×SvTOTAL(15)其中Phase_target由等式(6)確定。如果Phase_target的小數(shù)部分具有n位，則最低有效位的變化得出由如下等式(16)確定的誤差dPh_frm_idealdPh_task＝(m×SvTOTAL)/2n(16)作為示例，如果選擇變量如下m＝31，SvTOTAL＝2000和n＝20，則dPh_task等于DCLK周期的0.06。相位累加器803的輸入中的Phase_correct值用于排除因Phase_target舍入所致的誤差。圖9說明實施本發(fā)明所用的計算機系統(tǒng)900。如本領(lǐng)域眾所周知的那樣，ROM用于單向?qū)?shù)據(jù)和指令傳送到CPU，而RAM通常用于以雙向方式傳送數(shù)據(jù)和指令。CPU902通?？砂ㄈ我鈹?shù)量的處理器。主存儲裝置904、906均可包括任何適合的計算機可讀介質(zhì)。輔助存儲介質(zhì)908(通常為海量存儲裝置)還可以雙向方式連接到CPU902，提供附加的數(shù)據(jù)存儲容量。海量存儲裝置908是一種可以用于存儲含計算機代碼、數(shù)據(jù)等的程序的計算機可讀介質(zhì)。通常，海量存儲裝置908是速度一般比主存儲裝置904、906慢的存儲介質(zhì)，如硬盤、磁帶。海量存儲裝置908可以采取磁帶或紙帶讀取器或某一其他熟知裝置的形式?？梢岳斫猓３衷诤Ａ看鎯ρb置908中的信息可以在必要時以標(biāo)準(zhǔn)方式作為虛擬內(nèi)存結(jié)合為主存儲906的一部分。特定的主存儲裝置(如CD-ROM)也可以將數(shù)據(jù)單向傳遞給CPU902。CPU902還連接到一個或多個輸入/輸出裝置910，包括但不限于如下這些裝置視頻監(jiān)視器、跟蹤球、鼠標(biāo)、鍵盤、麥克風(fēng)、觸摸顯示屏、傳感讀卡器、磁帶或紙帶讀取器、書寫板(tablet)、輸入筆(styluse)、語音或手寫體識別裝置；或者其他眾所周知的輸入裝置，例如其他計算機。最后，作為一種可選方案，CPU902可以利用通常如912所示的網(wǎng)絡(luò)連接方式連接到包括因特網(wǎng)或內(nèi)部網(wǎng)的計算機網(wǎng)或電信網(wǎng)?？梢栽O(shè)想，利用此網(wǎng)絡(luò)連接，CPU902可以在執(zhí)行上述方法步驟的過程中從網(wǎng)絡(luò)接收信息，或者將信息輸出到網(wǎng)絡(luò)。此類信息(通常表示為由CPU902執(zhí)行的指令序列)可以例如嵌入載波中的計算機數(shù)據(jù)信號的形式從網(wǎng)絡(luò)接收以及輸出到網(wǎng)絡(luò)。上述裝置和材料是計算機硬件和軟件領(lǐng)域技術(shù)人員所熟悉的。雖然只對本發(fā)明的幾個實施例進(jìn)行了相當(dāng)詳細(xì)的說明，但應(yīng)理解，在不背離本發(fā)明精神和范圍的前提下可以許多其他具體形式來實施本發(fā)明。具體來說，伺服系統(tǒng)可以具有實質(zhì)上不會改變所述伺服環(huán)路機制的其他輸入?yún)?shù)。此外，本發(fā)明的一些實施例可以包括所示實施例中顯示的一些輸入如Phase_correct，同時實質(zhì)上不會改變所述伺服環(huán)路機制。同樣地，其他實施例可有多個Ref信號輸入相位累加器。此外，在一些實施例中，Phase_current反饋信息可能因單獨的整數(shù)計數(shù)單元和小數(shù)計數(shù)單元而被分成一個以上的輸入信號，由此將將伺服系統(tǒng)配置為如所示實施例中所述那樣接收和使用分離的反饋信息。再者，雖然所示實施例的頻率值發(fā)生器是與檢測器分開的，但可以設(shè)想，屬于本發(fā)明范圍地，檢測器可直接將相應(yīng)的DTO頻率值輸出到DTO的輸入端，這也在本發(fā)明范圍內(nèi)。因此，所述示例應(yīng)視為說明性的而非限制性的，并且本發(fā)明不應(yīng)局限于所提供的細(xì)節(jié)，而是可以在所附權(quán)利要求書的范圍內(nèi)進(jìn)行修改。權(quán)利要求1.用于數(shù)字頻率轉(zhuǎn)換的裝置，所述裝置包括數(shù)字相位檢測器單元，其配置為基于多個輸入信號輸出第一頻率設(shè)置信號，所述多個輸入信號至少包括具有第一頻率的第一參考信號、當(dāng)前相位反饋信號以及目標(biāo)相位信號；連接到所述相位檢測器單元的數(shù)字目標(biāo)相位累加器單元，其中所述目標(biāo)相位累加器單元配置為基于目標(biāo)相位輸入值和包括第二參考信號輸入的多個輸入信號輸出所述目標(biāo)相位信號；連接到所述相位檢測器單元的數(shù)字頻率值發(fā)生器，其中所述數(shù)字頻率值發(fā)生器單元配置為接收所述第一頻率設(shè)置信號并輸出頻率值信號；以及連接到所述頻率值發(fā)生器單元的數(shù)字振蕩器單元，其中所述振蕩器單元配置為接收所述頻率值信號，所述數(shù)字振蕩器單元還配置為輸出具有第二頻率的數(shù)字輸出信號，此信號直接反饋到所述相位檢測器單元的當(dāng)前相位反饋輸入端。2.如權(quán)利要求1所述的裝置，其特征在于還包括連接到所述振蕩器單元的輸出模塊，其中所述輸出模塊配置為接收所述振蕩器單元的所述數(shù)字輸出信號，所述輸出模塊還配置為修改所述數(shù)字輸出信號，并輸出修改后的輸出信號。3.如權(quán)利要求1所述的裝置，其特征在于所述當(dāng)前相位反饋信號包括所述數(shù)字輸出信號的整數(shù)和小數(shù)相位信息。4.如權(quán)利要求1所述的裝置，其特征在于所述第一頻率設(shè)置信號與所述當(dāng)前相位反饋輸入信號和所述目標(biāo)相位輸入信號之差成比例。5.如權(quán)利要求1所述的裝置，其特征在于所述相位檢測器單元還配置為具有與所述當(dāng)前相位反饋輸入信號和所述目標(biāo)相位輸入信號之差成比例的第二頻率設(shè)置信號。6.如權(quán)利要求1所述的裝置，其特征在于所述相位檢測器單元還包括乘法器單元，其配置為接收作為控制信號的所述第一參考信號和作為第一輸入信號的所述第一頻率設(shè)置信號；所述乘法器單元還配置為具有根據(jù)所述控制信號的狀態(tài)輸出所述第一輸入信號的輸出；其中所述乘法器輸出信號由所述頻率值發(fā)生器單元用于后續(xù)計算。7.如權(quán)利要求1所述的裝置，其特征在于所述第一參考信號由接收具有第三頻率的輸入信號的分頻器單元生成。8.如權(quán)利要求1所述的裝置，其特征在于至所述目標(biāo)相位累加器單元的所述多個輸入信號還包括相位校正輸入值。9.如權(quán)利要求1所述的裝置，其特征在于至所述目標(biāo)相位累加器單元的所述第二參考信號輸入不具有與至相位檢測器單元的所述第一參考信號輸入相同的相位。10.如權(quán)利要求1所述的裝置，其特征在于所述目標(biāo)相位累加器單元還包括乘法器單元，其配置為接收作為控制信號的所述第二參考信號；作為第一輸入的所述目標(biāo)相位輸入值以及作為第二輸入的由相位校正輸入值派生的信息；所述乘法器單元還配置為基于所述控制信號的狀態(tài)選擇所述第一和第二輸入，其中所述選擇的輸入信號由所述目標(biāo)相位累加器單元用于后續(xù)計算。11.一種全數(shù)字頻率轉(zhuǎn)換裝置中用于頻率轉(zhuǎn)換的方法，所述方法包括如下步驟(a)確定第一比較周期，其中所述第一比較周期基于具有第一頻率的第一參考信號；(b)計算目標(biāo)相位值；(c)基于當(dāng)前相位值和所述目標(biāo)相位值之差計算第一頻率設(shè)置參數(shù)，其中所述當(dāng)前相位值包括整數(shù)和小數(shù)相位信息；(d)計算適合由數(shù)字振蕩器用于產(chǎn)生具有對應(yīng)的第二頻率的輸出信號的頻率值，其中計算所述頻率值采用所述第一頻率設(shè)置參數(shù)；以及(e)利用所述頻率值更新所述數(shù)字振蕩器。12.如權(quán)利要求11所述的方法，其特征在于(b)和(c)中的計算在所述第一比較周期期間進(jìn)行。13.如權(quán)利要求11所述的方法，其特征在于(b)中計算所述目標(biāo)相位值在第二比較周期期間進(jìn)行，其中所述第二比較周期基于第二參考信號。14.如權(quán)利要求11所述的方法，其特征在于(b)中計算所述目標(biāo)相位值包括使用相位校正值。15.如權(quán)利要求11所述的方法，其特征在于還包括如下步驟計算與所述當(dāng)前相位值與所述目標(biāo)相位值之差成比例的第二頻率設(shè)置參數(shù)。16.如權(quán)利要求15所述的方法，其特征在于(d)中計算所述頻率值的步驟還包括使用所述第二頻率設(shè)置參數(shù)。17.如權(quán)利要求11所述的方法，其特征在于所述第一頻率設(shè)置參數(shù)與所述當(dāng)前相位值和所述目標(biāo)相位值之差成比例。18.如權(quán)利要求11所述的方法，其特征在于所述第一頻率設(shè)置參數(shù)的值在所述第一比較周期之外為零。19.如權(quán)利要求11所述的方法，其特征在于還包括如下步驟調(diào)整所述輸出信號以產(chǎn)生調(diào)整的輸出信號。20.一種用于數(shù)字頻率轉(zhuǎn)換的系統(tǒng)，所述系統(tǒng)包括設(shè)為確定第一比較周期的處理器，其中所述第一比較周期基于具有第一頻率的第一參考信號；設(shè)為計算目標(biāo)相位值的處理器；設(shè)為基于當(dāng)前相位值和所述目標(biāo)相位值之差計算第一頻率設(shè)置參數(shù)的處理器，其中所述當(dāng)前相位值包括整數(shù)和小數(shù)相位信息；設(shè)為計算適合由數(shù)字振蕩器用于產(chǎn)生具有對應(yīng)的第二頻率的輸出信號的頻率值的處理器，其中計算所述頻率值采用所述第一頻率設(shè)置參數(shù)；以及設(shè)為利用所述頻率值更新所述數(shù)字振蕩器的處理器。21.一種用于數(shù)字頻率轉(zhuǎn)換的計算機程序產(chǎn)品，所述計算機程序產(chǎn)品包括確定第一比較周期的計算機代碼，其中所述第一比較周期基于具有第一頻率的第一參考信號；計算目標(biāo)相位值的計算機代碼；基于當(dāng)前相位值和所述目標(biāo)相位值之差計算第一頻率設(shè)置參數(shù)的計算機代碼，其中所述當(dāng)前相位值包括整數(shù)和小數(shù)相位信息；計算適合由數(shù)字振蕩器用于產(chǎn)生具有對應(yīng)的第二頻率的輸出信號的頻率值的計算機代碼，其中計算所述頻率值采用所述第一頻率設(shè)置參數(shù)；利用所述頻率值更新所述數(shù)字振蕩器的計算機代碼；以及存儲所述計算機代碼的計算機可讀介質(zhì)。22.如權(quán)利要求21所述的計算程序產(chǎn)品，其特征在于所述計算機可讀介質(zhì)是從由下列各項組成的組中選擇的一種介質(zhì)含于載波的數(shù)據(jù)信號、CD-ROM、硬盤、軟盤、磁帶以及半導(dǎo)體存儲器。全文摘要提供了一種全數(shù)字頻率轉(zhuǎn)換裝置，它利用簡單的相位檢測器和來自數(shù)字振蕩器輸出的整數(shù)和小數(shù)相位反饋信息實現(xiàn)頻率轉(zhuǎn)換。在一個實施例中，目標(biāo)相位累加器單元(503)生成至相位檢測器單元(502)的目標(biāo)相位信號。目標(biāo)相位累加器單元接收目標(biāo)相位輸入值及來自參考信號輸入(rclk)的輸入信號。數(shù)字相位檢測器單元接收參考信號、當(dāng)前相位反饋輸入信號及目標(biāo)相位輸入信號。相位檢測器單元將頻率設(shè)置信號輸出到頻率值發(fā)生器單元(506)。檢測器輸出基于當(dāng)前相位和目標(biāo)相位之差。頻率值發(fā)生器單元配置為將頻率值信號輸出到數(shù)字振蕩器單元(510)，由單元(510)生成直接反饋到相位檢測器單元的當(dāng)前相位反饋輸入端的對應(yīng)數(shù)字輸出信號。還提供了了實施本發(fā)明的方法、計算系統(tǒng)和軟件產(chǎn)品。文檔編號H03L7/099GK1653693SQ03810793公開日2005年8月10日申請日期2003年3月12日優(yōu)先權(quán)日2002年3月18日發(fā)明者斯坦尼斯拉夫·格魯辛申請人:創(chuàng)世紀(jì)微芯片公司