智能過(guò)電流預(yù)防的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及計(jì)算硬件的領(lǐng)域，并且具體地涉及硬件設(shè)備。而且更具體地，本發(fā)明涉 及用于選擇性地控制到硬件設(shè)備的電流水平的設(shè)計(jì)結(jié)構(gòu)。
【背景技術(shù)】
[0002] 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA)或?qū)Ｓ眉呻娐罚ˋSIC)可以提供多個(gè)輸入/輸出（1/ 〇)電流總線，所述多個(gè)輸入/輸出（I/O)電流總線接收來(lái)自一個(gè)或多個(gè)電源引腳的電壓源。 SP，F(xiàn)PGA/ASIC可以包括電流組，所述電流組獲取電壓源、將該電壓轉(zhuǎn)換成電流、并且向耦合 到其各自的I/O電流總線的一個(gè)或多個(gè)設(shè)備供應(yīng)該電流。

【發(fā)明內(nèi)容】

[0003] 在本發(fā)明的一個(gè)實(shí)施例中，一種系統(tǒng)包括：電壓源；輸入/輸出（I/O)總線，其中 所述輸入/輸出總線向一個(gè)或多個(gè)電子設(shè)備傳輸電流并且傳輸來(lái)自所述一個(gè)或多個(gè)電子 設(shè)備的數(shù)據(jù)；以及智能電流組，所述智能電流組將所述電壓源耦合到所述I/O總線。所述智 能電流組包括：電流計(jì)，其中所述電流計(jì)測(cè)量通過(guò)耦合到所述電壓源的電阻的電流的實(shí)時(shí) 流動(dòng)；以及智能脈寬調(diào)制器（iPWM)，其中所述iPWM將所述電流計(jì)和所述電阻耦合到所述1/ 0總線，并且其中所述iPWM被構(gòu)建以：確定由所述電流計(jì)測(cè)量的通過(guò)所述電阻的電流的所 述實(shí)時(shí)流動(dòng)是否超過(guò)預(yù)定量；以及響應(yīng)于確定由所述電流計(jì)測(cè)量的通過(guò)所述電阻的電流的 所述實(shí)時(shí)流動(dòng)超過(guò)所述預(yù)定量，選擇性地降低到所述一個(gè)或多個(gè)電子設(shè)備中的至少一個(gè)電 子設(shè)備的電流，其中由所述iPWM通過(guò)縮短由所述iPWM從所述電壓源接收到的電壓的占空 比來(lái)降低到所述一個(gè)或多個(gè)電子設(shè)備中的所述至少一個(gè)電子設(shè)備的電流。
[0004] 在本發(fā)明的另一實(shí)施例中，硬件描述語(yǔ)言（HDL)設(shè)計(jì)結(jié)構(gòu)被編碼在機(jī)器可讀數(shù)據(jù) 存儲(chǔ)介質(zhì)上。所述HDL設(shè)計(jì)結(jié)構(gòu)包括當(dāng)在計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)中被處理時(shí)生成系統(tǒng)的機(jī)器 可執(zhí)行表示的元件，所述系統(tǒng)包括：電壓源；輸入/輸出（I/O)總線，其中所述輸入/輸出總 線向一個(gè)或多個(gè)電子設(shè)備傳輸電流并且傳輸來(lái)自所述一個(gè)或多個(gè)電子設(shè)備的數(shù)據(jù)；以及智 能電流組，所述智能電流組將所述電壓源耦合到所述I/O總線。所述智能電流組包括：電流 計(jì)，其中所述電流計(jì)測(cè)量通過(guò)耦合到所述電壓源的電阻的電流的實(shí)時(shí)流動(dòng)；以及智能脈寬 調(diào)制器（iPWM)，其中所述iPWM將所述電流計(jì)和所述電阻耦合到所述I/O總線，并且其中所 述iPWM被構(gòu)建以：確定由所述電流計(jì)測(cè)量的通過(guò)所述電阻的電流的所述實(shí)時(shí)流動(dòng)是否超 過(guò)預(yù)定量；以及響應(yīng)于確定由所述電流計(jì)測(cè)量的通過(guò)所述電阻的電流的所述實(shí)時(shí)流動(dòng)超過(guò) 所述預(yù)定量，選擇性地降低到所述一個(gè)或多個(gè)電子設(shè)備中的至少一個(gè)電子設(shè)備的電流，其 中由所述iPWM通過(guò)縮短由所述iPWM從所述電壓源接收到的電壓的占空比來(lái)降低到所述一 個(gè)或多個(gè)電子設(shè)備中的所述至少一個(gè)電子設(shè)備的電流。
[0005] 在本發(fā)明的又一實(shí)施例中，一種方法控制到硬件系統(tǒng)中的一個(gè)或多個(gè)設(shè)備的電 流，其中所述硬件系統(tǒng)包括電壓源、輸入/輸出（I/O)總線和將所述電壓源耦合到所述1/ 〇總線的智能電流組。電流計(jì)測(cè)量通過(guò)耦合到所述電壓源的電阻的電流的實(shí)時(shí)流動(dòng)。所述 智能電流組內(nèi)的智能脈寬調(diào)制器（iPWM)單元和所述電流計(jì)確定通過(guò)所述電阻的電流的所 述實(shí)時(shí)流動(dòng)是否超過(guò)預(yù)定量。響應(yīng)于所述iPWM和所述電流計(jì)確定由所述電流計(jì)測(cè)量的通 過(guò)所述電阻的電流的所述實(shí)時(shí)流動(dòng)超過(guò)所述預(yù)定量，選擇性地降低到耦合到所述I/O總線 的一個(gè)或多個(gè)電子設(shè)備中的至少一個(gè)電子設(shè)備的電流，其中由所述iPWM通過(guò)縮短由所述 iPWM從所述電壓源接收到的電壓的占空比來(lái)降低到所述一個(gè)或多個(gè)電子設(shè)備中的所述至 少一個(gè)電子設(shè)備的電流。
[0006] 本發(fā)明的以上以及附加的目的、特征和優(yōu)點(diǎn)將從下面詳細(xì)撰寫(xiě)的描述變得明顯。
【附圖說(shuō)明】
[0007] 本發(fā)明本身以及其優(yōu)選的使用模式、另外的目的和優(yōu)點(diǎn)將在結(jié)合附圖閱讀時(shí)通過(guò) 參考說(shuō)明性實(shí)施例的以下詳細(xì)描述得到最好理解，在附圖中：
[0008] 圖1描繪了在其中可以實(shí)施和/或利用本發(fā)明的示范性物理計(jì)算機(jī)；
[0009] 圖2圖示了具有多個(gè)電流組的ASIC/FPGA ;
[0010] 圖3描繪了圖2中圖示的電流組中的一個(gè)電流組的附加的細(xì)節(jié)；
[0011] 圖4是由系統(tǒng)執(zhí)行以選擇性地調(diào)節(jié)來(lái)自特定電流組的到I/O總線上的設(shè)備的電流 水平的示范性步驟的高級(jí)流程圖；以及
[0012] 圖5是在對(duì)當(dāng)前描述的示范性系統(tǒng)的半導(dǎo)體設(shè)計(jì)、制造和/或測(cè)試中使用的設(shè)計(jì) 過(guò)程的流程圖。
【具體實(shí)施方式】
[0013] 現(xiàn)在參考圖1，描繪了示范性計(jì)算機(jī)100的框圖，利用計(jì)算機(jī)100和/或在計(jì)算機(jī) 100中可以利用本發(fā)明。計(jì)算機(jī)100包括耦合到系統(tǒng)總線106的處理器單元104。驅(qū)動(dòng)/支 持顯示器110的視頻適配器108也被耦合到系統(tǒng)總線106。系統(tǒng)總線106經(jīng)由總線橋112 被耦合到輸入/輸出（I/O)總線114。I/O接口 116被耦合到I/O總線114。I/O接口 116 承擔(dān)與包括鍵盤(pán)118、鼠標(biāo)120、緊湊盤(pán)-只讀存儲(chǔ)器（⑶-ROM)驅(qū)動(dòng)器122和快閃存儲(chǔ)器設(shè) 備126的各種I/O設(shè)備的通信。連接到I/O接口 116的端口的格式可以是計(jì)算機(jī)體系結(jié)構(gòu) 領(lǐng)域的技術(shù)人員已知的任何端口的格式，包括但不限于通用串行總線（USB)端口。
[0014] 計(jì)算機(jī)100能夠使用耦合到系統(tǒng)總線106的網(wǎng)絡(luò)接口 130經(jīng)由網(wǎng)絡(luò)128與服務(wù)器 150通信。網(wǎng)絡(luò)128可以是諸如互聯(lián)網(wǎng)的外部網(wǎng)絡(luò)或諸如以太網(wǎng)或虛擬專(zhuān)網(wǎng)（VPN)的內(nèi)部 網(wǎng)絡(luò)。服務(wù)器150可以在體系結(jié)構(gòu)上以針對(duì)計(jì)算機(jī)100描繪的方式被配置。
[0015] 硬驅(qū)動(dòng)器接口 132也被耦合到系統(tǒng)總線106。硬驅(qū)動(dòng)器接口 132與硬驅(qū)動(dòng)器134 接口。在一個(gè)實(shí)施例中，硬驅(qū)動(dòng)器134填充系統(tǒng)存儲(chǔ)器136,系統(tǒng)存儲(chǔ)器136也被耦合到系 統(tǒng)總線106。系統(tǒng)存儲(chǔ)器136被定義為計(jì)算機(jī)100中的最低級(jí)的易失性存儲(chǔ)器。該易失性 存儲(chǔ)器可以包括附加的更高級(jí)的易失性存儲(chǔ)器（未示出），包括但不限于高速緩存存儲(chǔ)器、 寄存器和緩沖器。填充系統(tǒng)存儲(chǔ)器136的代碼包括操作系統(tǒng)（OS) 138和應(yīng)用程序144。
[0016] OS 138包括殼140,用于提供對(duì)諸如應(yīng)用程序144的資源的透明用戶訪問(wèn)。一般 地，殼140 (如其在UNLXtl中被稱為的-UNIX是國(guó)際開(kāi)放標(biāo)準(zhǔn)組織在美國(guó)和其他國(guó)家中的 注冊(cè)商標(biāo)），在\Vindows_R (windows是微軟公司在美國(guó)和其他國(guó)家中的注冊(cè)商標(biāo)）中被 稱為命令處理器，是提供在用戶和操作系統(tǒng)之間的解釋器和接口的程序，并且一般是操作 系統(tǒng)軟件層次結(jié)構(gòu)中的最高層并且用作命令解釋器。因此，殼140提供系統(tǒng)提示，解釋通過(guò) 鍵盤(pán)118、鼠標(biāo)120或其他輸入介質(zhì)輸入的命令，并且將解釋的命令發(fā)送到操作系統(tǒng)的合適 的較低層（例如，內(nèi)核142)以供處理。如所描繪的，OS 138還包括內(nèi)核142,其包括用于OS 138的功能的較低層。內(nèi)核142提供OS 138的其他部分和應(yīng)用程序144所需要的必要服 務(wù)。由內(nèi)核142提供的服務(wù)包括存儲(chǔ)器管理、進(jìn)程和任務(wù)管理、磁盤(pán)管理和I/O設(shè)備管理。
[0017] 應(yīng)用程序144包括瀏覽器146。瀏覽器146包括使得萬(wàn)維網(wǎng)（WWW)客戶端（即， 計(jì)算機(jī)100)能夠向互聯(lián)網(wǎng)發(fā)送網(wǎng)絡(luò)消息并且接收來(lái)自互聯(lián)網(wǎng)的網(wǎng)絡(luò)消息的程序模塊和指 令。計(jì)算機(jī)100可以利用超文本傳輸協(xié)議（HTTP)消息傳送以使得能夠與服務(wù)器150通信。 系統(tǒng)存儲(chǔ)器136中的應(yīng)用程序144還包括電流輸入/輸出控制邏輯（CIOCL) 148,在一個(gè)實(shí) 施例中其執(zhí)行下面在圖4和/或圖5中描述的過(guò)程。在一個(gè)實(shí)施例中，計(jì)算機(jī)100能夠優(yōu) 選在"按需"的基礎(chǔ)上從服務(wù)提供商服務(wù)器150下載CIOCL 148。如下面在圖3中示范性地 詳細(xì)描繪的，計(jì)算機(jī)100還包括熱傳感器152,其被熱親合到特定電流組。
[0018] 計(jì)算機(jī)100中描繪的硬件元件不旨在為窮舉的，而是代表性的，以突出本發(fā)明所 需要的必要部件。例如，計(jì)算機(jī)100可以包括備選存儲(chǔ)器存儲(chǔ)設(shè)備，諸如磁帶盒、數(shù)字多用 盤(pán)（DVD)、伯努利盒（Bernoulli cartridge)等。這些和其他變型旨在本發(fā)明的精神和范圍 內(nèi)。注意，用于服務(wù)提供商服務(wù)器150的硬件體系結(jié)構(gòu)可以與針對(duì)計(jì)算機(jī)100示出的硬件 體系結(jié)構(gòu)基本上相似。
[0019] 現(xiàn)在轉(zhuǎn)到圖2,圖示了具有被描繪為組204a_204d的多個(gè)電流組的示范性專(zhuān)用集 成電路/現(xiàn)場(chǎng)可編程門(mén)陣列（ASIC/FPGA)202。在一個(gè)實(shí)施例中，ASIC/FPGA 202是圖1中 描繪的I/O接口 116的部件。組1-4(即，電流組204a-204d)均接收來(lái)自電壓源VCC1-VCC4 中的一個(gè)或多個(gè)電壓源的電壓。電壓源VCC1-VCC4中的每個(gè)電壓源供應(yīng)固定或可變量的電 子電壓，在一個(gè)實(shí)施例中該電子電壓在3. 6VDC到15. OV ：^的范圍內(nèi)。電壓源VCC1-VCC4中的 一個(gè)或多個(gè)電壓源可以由交流/直流（AC/DC)轉(zhuǎn)換器來(lái)創(chuàng)建，交流/直流（AC/DC)轉(zhuǎn)換器 從AC電壓源獲取AC電壓并將其轉(zhuǎn)換成DC電壓（即，形成DC電壓源）。在一個(gè)實(shí)施例中， 電壓源VCC1-VCC4中的一個(gè)或多個(gè)電壓源是電池。
[0020] 組1-4中的每個(gè)組包括被描繪為元件206a_206d的輸入/輸出總線（I/O總線1-1/ 0總線4)。注意，I/O總線206a-206d與圖1中描繪的I/O總線114不類(lèi)似。即，圖1中的 I/O總線114提供到I/O接口 116的連接，其類(lèi)似于圖2中示出的ASIC/FPGA 202。I/O總 線206a-206d是到I/O接口 116/從I/O接口 116到一個(gè)或多個(gè)設(shè)備（其可以是圖1中示出 的元件118、120、122、126)和/或到另一設(shè)備（諸如處理器、存儲(chǔ)器、存儲(chǔ)設(shè)備等）的電流 連接（并且在一個(gè)實(shí)施例中是輔助數(shù)據(jù)連接）。每個(gè)I/O總線包括