半導體封裝組件的制作方法
【專利摘要】本發(fā)明提供半導體封裝組件，半導體封裝組件包含第一半導體封裝，其包含第一半導體芯片，以及重布層結(jié)構(gòu)與第一半導體芯片耦合，第一重布層結(jié)構(gòu)包含:第一導線設(shè)置于第一層水平高度，第二導線設(shè)置于第二層水平高度，第一金屬層間介電層及位于第一金屬層間介電層旁的第二金屬層間介電層設(shè)置于第一導線與第二導線之間。
【專利說明】
半導體封裝組件
技術(shù)領(lǐng)域
[0001]本發(fā)明是有關(guān)于半導體封裝組件，特別是有關(guān)于具有被動組件的半導體封裝組件。
【背景技術(shù)】
[0002]為了確保電子產(chǎn)品與通訊裝置的微縮化與多功能性，需要小尺寸的半導體封裝，并且支撐多接腳連接、高速操作和具有高功能性。傳統(tǒng)的半導體封裝通常將被動組件設(shè)置于軟性電路板上。然而，軟性電路板需要提供額外讓被動組件安裝的區(qū)域，因此難以縮減封裝尺寸。
[0003]因此，需要創(chuàng)新的半導體封裝組件。

【發(fā)明內(nèi)容】

[0004]本揭露的一些實施例提供半導體封裝組件，其包含第一半導體封裝，包含第一半導體芯片；以及第一重布層結(jié)構(gòu)與第一半導體芯片耦合，其中第一重布層結(jié)構(gòu)包含:第一導線位于第一層水平高度;第二導線位于第二層水平高度；以及第一金屬層間介電層及位于第一金屬層間介電層旁的第二金屬層間介電層，其中第一金屬層間介電層和第二金屬層間介電層設(shè)置于第一導線與第二導線之間。
[0005]本揭露的另一些實施例提供半導體封裝組件，其包含第一半導體封裝，包含第一半導體芯片；以及第一重布層結(jié)構(gòu)與第一半導體芯片耦合，其中第一重布層結(jié)構(gòu)包含:第一導線位于第一層水平高度;第二導線位于第二層水平高度;第一金屬層間介電層和第二金屬層間介電層設(shè)置于第一導線與第二導線之間；以及電容結(jié)構(gòu)由第一導線、第二導線及第二金屬層間介電層組成，其中第一金屬層間介電層的介電常數(shù)小于五分之一倍的第二金屬層間介電層的介電常數(shù)。
[0006]本揭露的另一些實施例提供半導體封裝組件，其包含第一半導體封裝，包含第一半導體芯片；以及第一重布層結(jié)構(gòu)與第一半導體芯片耦合，其中第一重布層結(jié)構(gòu)包含:第一導線位于第一層水平高度;第二導線位于第二層水平高度;第一金屬層間介電層和第二金屬層間介電層設(shè)置于第一導線與第二導線之間；以及電容結(jié)構(gòu)由第一導線、第二導線及第二金屬層間介電層組成，其中第二金屬層間介電層的厚度小于或等于第一導線和第二導線的厚度。
[0007]以下實施例配合相關(guān)的圖式提供更詳細的說明。
【附圖說明】
[0008]本發(fā)明能通過閱讀以下說明書的詳細說明并配合所附
[0009]圖式說明的范例而完全理解，其中:
[0010]圖1A顯示根據(jù)本發(fā)明一些實施例，包含系統(tǒng)芯片(system-on-chip，SOC)封裝的半導體封裝組件的剖面示意圖。
[0011]圖1B顯示圖1A的內(nèi)嵌于重布層結(jié)構(gòu)的金屬-絕緣體-金屬(metal-1nsulator-metal，ΜΠθ電容結(jié)構(gòu)的部分的放大圖。
[0012]圖2Α顯示根據(jù)本發(fā)明一些實施例，包含系統(tǒng)芯片封裝的半導體封裝組件的剖面示意圖。
[0013]圖2Β顯示圖2Α中內(nèi)嵌于重布層結(jié)構(gòu)的金屬-絕緣體-金屬(ΜΠ0電容結(jié)構(gòu)的部分的放大圖。
[0014]圖3顯示根據(jù)本發(fā)明一些實施例，包含系統(tǒng)芯片封裝的半導體封裝組件的剖面示意圖。
[0015]圖4顯示根據(jù)本發(fā)明一些實施例，包含系統(tǒng)芯片(SOC)封裝及堆棧于其上的動態(tài)隨機存取內(nèi)存(dynamic random access memory ,DRAM)封裝的半導體封裝組件的剖面示意圖。
[0016]圖中，符號說明如下:
[0017]200 ?基座；
[0018]202?芯片附著表面；
[0019]302、202a、202b、402、404?半導體芯片；
[0020]300a、300b、300c、300d ?半導體封裝；
[0021]302a ?背面；
[0022]302b ?正面；
[0023]304、408、410、425 ?接墊；
[0024]306、320、428 ?導電結(jié)構(gòu)；
[0025]308、328、418?重布層結(jié)構(gòu)；
[0026]310、312、324、352、354、420、422 ?表面；
[0027]314、336、340 ?導線；
[0028]316?焊料屏蔽層；
[0029]318、334、424、456a、456b ?金屬層間介電層；
[0030]322 ?導孔；
[0031]350、412 ?模塑料；
[0032]400?第二半導體封裝；
[0033]414、416 ?接合線；
[0034]426 ?導線；
[0035]427?焊料屏蔽層；
[0036]450a、450b ?MBl電容結(jié)構(gòu)；
[0037]452a、452b ?第一導線；
[0038]452a-l、452b-l ?第一電極；
[0039]452b_la、454b_la ?凸面部分；
[0040]452b-lb、454b_lb ?凹面部分；
[0041]454a、454b ?第二導線；
[0042]454a-l、454b_l ?第二導線；
[0043]458a、458b、460a、460b ?界面；
[0044]500a、500b、500c、500d ?半導體封裝組件；
[0045]600a、600b ?部分；
[0046]T1、T2、T3、T4 ?厚度。
【具體實施方式】
[0047]以下描述用以實施本揭露的最佳實施例。然而，此描述僅是用以說明本揭露的原理，且并非用以限制本揭露的范圍。本揭露的范圍以申請專利范圍決定。
[0048]以下的揭露內(nèi)容提供許多不同的實施例或范例以及圖式，然而，這些僅是用以說明本揭露的原理，且并非用以限制本揭露的范圍。本揭露的范圍是以申請專利范圍決定。本揭露的圖式僅為說明之用，且并非用以限定本揭露的范圍。在圖式中，為了清楚說明本揭露，部分組件的尺寸可能被放大且并未照實際比例繪制。此尺寸以及相對的尺寸并未對應(yīng)實施本揭露時的實際尺寸。
[0049]圖1A為根據(jù)本發(fā)明一些實施例，包含系統(tǒng)芯片(SOC)封裝之半導體封裝組件(semiconductor package assembly)500a的剖面不意圖。圖1B顯不圖1A中內(nèi)嵌于重布層結(jié)構(gòu)308的金屬-絕緣體-金屬(MM)電容結(jié)構(gòu)450a的部分600a的放大圖。在一些實施例，半導體封裝組件500a為晶圓級(wafer-level)半導體封裝組件，例如為覆晶(f I ip-chip)半導體封裝組件。
[0050]如圖1A所示，半導體封裝組件500a包含至少一安裝于基座(base) 200的晶圓級半導體封裝(semiconductor package)。在此實施例，晶圓級半導體封裝300a包含系統(tǒng)芯片(SOC)封裝。
[0051 ] 如圖1A所示，基座200例如為印刷電路板(printed circuit board，PCB)，可由聚丙稀(polypropylene, PP)制成。應(yīng)該注意的是，基座200可為單層或多層結(jié)構(gòu)。多個接墊(未繪示)及/或?qū)Ь€(未繪示)設(shè)置于基座200的芯片接合表面(die-attach surface)202上。在一實施例，導線可包含電源段(power segment)、信號線段(signal trace segment)或接地線段(ground trace segment)，其用來作為半導體封裝300a輸出/輸入(input/output，I/0)的連接。此外，半導體封裝300a直接安裝于導線上。在其他一些實施例，接墊設(shè)置于芯片接合表面202上，連接至導線的不同終端。接墊用來直接安裝在半導體封裝300a在其上。[°°52] 如圖1A所示，半導體封裝300a通過接合制程(bonding process)安裝于基座200的芯片接合表面202上。半導體封裝300a經(jīng)由導電結(jié)構(gòu)320安裝于基座200上。半導體封裝300a包含半導體芯片302及重布層結(jié)構(gòu)308。在一實施例，半導體芯片302可為系統(tǒng)芯片(SOC)型芯片。在其他實施例，半導體芯片302例如可為包含中央處理單元(centraI processingunit，CPU)、圖像處理單元(graphics processing unit，GPU)、動態(tài)隨機存取內(nèi)存(DRAM)控制器或上述任意組合的邏輯芯片(logic die)。
[0053]如圖1A所示，半導體芯片302由覆晶技術(shù)制成。半導體芯片302的接墊304設(shè)置于正面302上，以電性連接至半導體芯片302的電路(未繪示)。在一些實施例，接墊304屬于半導體芯片302的內(nèi)聯(lián)機結(jié)構(gòu)(interconnect1n structure)(未繪示)的最頂部金屬層。半導體芯片302的接墊304與對應(yīng)的導電結(jié)構(gòu)306(例如導電凸塊)接觸。應(yīng)該注意的是，整合于半導體封裝組件500a上的半導體芯片302的數(shù)目并未限定于實施例所揭露的數(shù)目。
[0054]如圖1A所示，半導體封裝300a更包含覆蓋且圍繞半導體芯片302的模塑料(molding compound)350。模塑料350與半導體芯片302接觸。模塑料350具有分別靠近于半導體芯片302的正面302b的表面352及靠近于背面302a且相對于表面352的表面354。模塑料350也可覆蓋半導體芯片302的背面302a。在一些實施例，模塑料350可由非導電性材料制成，例如環(huán)氧化物(6?01丫)、樹脂(代8；[11)、可塑形聚合物(11101(^1316 poIymer)或類似的材料?？稍诖篌w上為液態(tài)時涂布模塑料350，并經(jīng)由化學反應(yīng)固化模塑料350，例如成為環(huán)氧化物或樹脂。在其它一些實施例，模塑料350可為紫外光(UV)或熱固化聚合物的膠體或具延展性的固體，而能環(huán)繞地設(shè)置在半導體芯片302周圍，且可經(jīng)由UV或熱固化制程來固化。模塑料350可使用模具(未繪示)固化。
[0055]如圖1A所示，半導體封裝300a更包含設(shè)置于半導體芯片302的正面302b上的重布層結(jié)構(gòu)308。重布層結(jié)構(gòu)308也設(shè)置于模塑料350的表面352上。半導體封裝300a的半導體芯片302經(jīng)由導電結(jié)構(gòu)306(例如為導電凸塊或錫膏(solder paste))連接至重布層結(jié)構(gòu)308的表面310。重布層結(jié)構(gòu)308可與模塑料350接觸。在一些實施例，重布層結(jié)構(gòu)308可具有設(shè)置于一或多層的金屬層間介電(inter-metal dielectric,IMD)層318內(nèi)的一或多個導線314(包含第一導線452a及第二導線454a)。導線314的接墊部分露出于焊料屏蔽層316的開口。然而，應(yīng)該注意的是，如圖1A所示的導線314的數(shù)目及金屬層間介電層318的數(shù)目僅為一示例且并非用于限定本揭露。
[0056]如圖1A和圖1B所示，半導體封裝300a的重布層結(jié)構(gòu)308更包含內(nèi)嵌于重布層結(jié)構(gòu)308的金屬-絕緣體-金屬(ΜΠ0電容結(jié)構(gòu)450a JIM電容結(jié)構(gòu)450a與半導體芯片302耦合。在一些實施例，MIM電容結(jié)構(gòu)450a包含第一電極452a-l、第二電極454a-l及位于上述兩者間的金屬層間介電層456a。在一些實施例，第一電極452a-l是重布層結(jié)構(gòu)308的靠近于半導體芯片302的第一導線452a的一段(segment)。此外，第二電極454a-l是重布層結(jié)構(gòu)308是靠近于導電結(jié)構(gòu)320的第二導線454a的段。如圖1A和IB所示，第一導線452a被設(shè)計為位于第一層水平高度(first layer-level)，且第二導線454a被設(shè)計為位于與第一層水平高度不同的第二層水平高度。此外，第一導線452a經(jīng)由金屬層間介電層318和456a與第二導線454a隔開。
[0057]在一實施例，如圖1B所示，第一電極452a_l大抵上平行于第二電極454a_l。在剖面圖中，M頂電容結(jié)構(gòu)450a的第一電極452a-l及第二電極454a-l為條狀(strip shape)。例如，如圖1A和IB所示，在剖面圖中，每個第一電極452a-l和第二電極454a_l具有平坦表面。第一導線452a和第一電極452a-l被設(shè)計為具有均勻的厚度Tl。相似地，第二導線454a和第二電極454a-l被設(shè)計為具有均勻的厚度T2。在一些實施例，厚度Tl大抵上與厚度T2相等。例如，厚度Tl和厚度T2被設(shè)計為小于或等于4μπι。
[0058]如圖1A和IB所示，MIM電容結(jié)構(gòu)450a的金屬層間介電層456a設(shè)置在位于第一導線452a和第二導線454a之間的金屬層間介電層318旁。在剖面圖中，金屬層間介電層456a為條狀。此外，如圖1A和IB所不，在剖面圖中，第一電極452a-l和金屬層間介電層456a間的界面458a或第二電極454a_l和金屬層間介電層456a間的界面460a大抵上為平坦表面。在一些實施例，金屬層間介電層456a為高介電常數(shù)(high-k，k是介電層的介電常數(shù))介電層。金屬層間介電層456a的k值被設(shè)計為大于或等于20，其遠大于金屬層間介電層318的k值(金屬層間介電層318例如為二氧化硅(S12)層(k = 3.9))。例如，金屬層間介電層318的介電常數(shù)為小于五分之一倍的金屬層間介電層456a的介電常數(shù)。在一些實施例，金屬層間介電層456a可由有機材料制成，其包含聚合物基材料;非有機材料，其包含氮化硅(SiNx)、氧化硅(S1x)、石墨稀(graphene)或類似的材料。在其他一些實施例，金屬層間介電層456a可由光敏感材料制成，其包含干膜光阻(dry film photoresist)或膠膜(taping film)。
[0059]如圖1B所示，MIM電容結(jié)構(gòu)450a的金屬層間介電層456a的厚度T3被設(shè)計為小于金屬層間介電層318的厚度Τ4。此外，如圖1B所示，在剖面圖中，金屬層間介電層456a的厚度Τ3被設(shè)計為小于或等于第一導線452a的厚度Tl和第二導線454a的厚度T2。例如，MIM電容結(jié)構(gòu)450a的金屬層間介電層456a的厚度T3被設(shè)計為小于或等于約4μηι。
[0060]如圖1A所示，半導體封裝300a更包含穿過模塑料350的導孔(via)322。導孔322與重布層結(jié)構(gòu)308的導線314 (包含第一導線452a和第二導線454a)親合。半導體芯片302被導孔322圍繞。每一個導孔322的兩個終端分別靠近于重布層結(jié)構(gòu)308的表面310和模塑料350的表面354。在一些實施例，導孔322可包含由銅形成的封裝穿孔(through package via,TPV)0
[0061 ] 如圖1A所示，半導體封裝300a更包含設(shè)置于重布層結(jié)構(gòu)308的遠離半導體芯片302的表面312上的導電結(jié)構(gòu)320。導電結(jié)構(gòu)320經(jīng)由焊料屏蔽層316的露出的開口與導線314耦合。此外，導電結(jié)構(gòu)320經(jīng)由重布層結(jié)構(gòu)308與模塑料350隔開。換句話說，導電結(jié)構(gòu)320并未與模塑料350接觸。在一些實施例，導電結(jié)構(gòu)320可包含導電凸塊結(jié)構(gòu)，例如銅凸塊或焊料凸塊結(jié)構(gòu)、導電柱結(jié)構(gòu)、導線結(jié)構(gòu)或?qū)щ娔z(paste)結(jié)構(gòu)。
[0062]在一些實施例，半導體封裝組件500a被設(shè)計為用來制造被動組件結(jié)構(gòu)，例如內(nèi)嵌于重布層結(jié)構(gòu)308的金屬-絕緣體-金屬(MIM)電容結(jié)構(gòu)450a JIM電容結(jié)構(gòu)450a由重布層結(jié)構(gòu)308的導線段(例如第一電極452a_l和第二電極454a_l)和位于重布層結(jié)構(gòu)308的金屬層間介電層(例如金屬層間介電層318)旁的高介電常數(shù)電容介電材料層(例如金屬層間介電層456a)所組成。MIM電容結(jié)構(gòu)450a被設(shè)計為用來增加金屬層間介電層456a的介電常數(shù)(k)或用來減少第一電極452a-l的厚度(例如厚度Tl)、第二電極454a-l的厚度(例如厚度T2)和金屬層間介電層456a的厚度(例如厚度T3)，如此可獲得較大的電容值。內(nèi)嵌式M頂電容結(jié)構(gòu)450a可整合于重布層結(jié)構(gòu)308，并且使用相似于重布層結(jié)構(gòu)308的制程來形成。MIM電容結(jié)構(gòu)450a可在半導體封裝組件內(nèi)提供相當程度的制程兼容性。此外，半導體封裝組件500a甚至可在半導體芯片302(例如系統(tǒng)芯片)被取代時，有助于增進表面安裝技術(shù)(surface-mounttechnology, SMT)的良率。此外，由于縮短了半導體芯片302(例如系統(tǒng)芯片)和MIM電容結(jié)構(gòu)450a間的傳導路徑，因此增進內(nèi)嵌式MM電容結(jié)構(gòu)450a的信號完整性/電源完整性(signalintegrity/power integrity，SI/PI)的效能。內(nèi)嵌式MIM電容結(jié)構(gòu)450a可提供半導體封裝組件500a的系統(tǒng)整合的設(shè)計彈性。
[0063]圖2A為根據(jù)本發(fā)明一些實施例，包含系統(tǒng)芯片封裝的半導體封裝組件500b的剖面示意圖。圖2B顯示了圖2A中內(nèi)嵌于重布層結(jié)構(gòu)308的金屬-絕緣體-金屬(ΜΠ0電容結(jié)構(gòu)450b的部分600b的放大圖。在此實施例中與先前圖1A和IB所敘述相同或相似的組件的描述為簡潔目的而省略。
[0064]如圖2A和2B所示，半導體封裝組件500b與圖1A-1B所示的半導體封裝組件500a之間其中一個不同處在于:半導體封裝組件500b包含內(nèi)嵌于系統(tǒng)芯片(S0C)封裝300b的重布層結(jié)構(gòu)308內(nèi)的MM電容結(jié)構(gòu)450b。在一些實施例，MIM電容結(jié)構(gòu)450b包含第一電極452b-l、第二電極454b-1和位于上述兩者之間的金屬層間介電層456b。在一些實施例，第一電極452b-l為靠近半導體芯片302的重布層結(jié)構(gòu)308的第一導線452b的一段(segment)。此外，第二電極454b-l為靠近導電結(jié)構(gòu)320的重布層結(jié)構(gòu)308的第二導線454b的一段。如圖2A和2B所示，第一導線452b被設(shè)計成位于第一層水平高度且第二導線454b被設(shè)計成位于與第一層水平高度不同的第二層水平高度。此外，第一導線452b經(jīng)由金屬層間介電層318/456b與第二導線454b隔開。第一導線452b被設(shè)置成具有均勻的厚度Tl。相似地，第二導線454b被設(shè)計成具有均勻的厚度T2。在一些實施例，厚度Tl大抵上與厚度T2相等。例如，厚度Tl與厚度T2被設(shè)置成小于或等于4μπι。
[0065]在一實施例，如圖2Β所示，第一電極452b-l大抵上平行于第二電極454b-l。在剖面圖中，M頂電容結(jié)構(gòu)450b的第一電極452b-l及第二電極454b-l為鋸齒形(zigzag shape)。例如，如圖2B所示，在剖面圖中，第一電極452b-l具有包含凸面部分452b-la和凹面部分452b-1b的不平坦表面。相似地，如圖2B所示，在剖面圖中，第二電極454b-l具有包含凸面部分454b-la和凹面部分454b-lb的不平坦表面。
[0066]如圖2A和2B所示，MIM電容結(jié)構(gòu)450b的金屬層間介電層456b設(shè)置在位于第一導線452b和第二導線454b之間的金屬層間介電層318旁。在剖面圖中，金屬層間介電層456a為鋸齒形。此外，如圖2A和2B所示，在剖面圖中，M頂電容結(jié)構(gòu)450b中與金屬層間介電層456b接觸的第一電極452b-l和第二電極454b-l為鋸齒形。在一些實施例，如圖2A和2B所示，在剖面圖中，第一電極452b-l和金屬層間介電層456a間的界面458b或第二電極454b-l和金屬層間介電層456b間的界面460b大抵上為不平坦且周期性變化的表面。例如，界面458b具有包含對應(yīng)至凸面部分452b-la的凸面部分和對應(yīng)至凹面部分452b-lb的凹面部分的不平坦表面。相似地，界面460b具有包含對應(yīng)至凸面部分454b-la的凸面部分和對應(yīng)至凹面部分454b-lb的凹面部分的不平坦表面。
[0067]如圖2B所示，MIM電容結(jié)構(gòu)450b的金屬層間介電層456b的厚度T3被設(shè)計為小于金屬層間介電層318的厚度T4。此外，如圖2B所示，在剖面圖中，金屬層間介電層456b的厚度T3被設(shè)計為小于或等于第一導線452b的厚度Tl和第二導線454b的厚度T2。例如，MIM電容結(jié)構(gòu)450b的金屬層間介電層456b的厚度T3被設(shè)計為小于或等于4μηι。
[0068]在一些實施例，半導體封裝組件500b被設(shè)計來制造被動組件結(jié)構(gòu)，例如，內(nèi)嵌于半導體封裝300b的重布層結(jié)構(gòu)308的金屬-絕緣體-金屬(ΜΠΟ電容結(jié)構(gòu)450b。半導體封裝組件500b的優(yōu)點與半導體封裝組件500a的優(yōu)點相似。此外，電容結(jié)構(gòu)450b被設(shè)計成具有鋸齒狀的電極(例如第一電極452b-l和第二電極454b-l)和鋸齒狀的電容介電層(例如金屬層間介電層456b)，以增加電容結(jié)構(gòu)450b的面積，如此可獲得較大的電容值。此外，電容結(jié)構(gòu)450b被設(shè)計成用來增加金屬層間介電層456b的介電常數(shù)(k)或減少第一電極452b-l的厚度(例如厚度Tl)、第二電極454b-l的厚度(例如厚度T2)和金屬層間介電層456b的厚度(例如厚度T3)，如此可獲得較大的電容值。
[0069]圖3顯示根據(jù)本發(fā)明一些實施例，包含半導體封裝300c的半導體封裝組件500c的剖面示意圖。在此實施例中與先前圖1A-1B和圖2A-2B所敘述相同或相似的組件的描述為簡潔目的而省略。
[0070]如圖3所示，半導體封裝組件500c與圖2A和2B所示的半導體封裝組件500b之間其中一個不同處在于:半導體封裝組件500c的半導體封裝300c包含兩個并列(side-by-side)排列的半導體芯片202a及202b。在一些實施例，半導體芯片202a和202b中至少一者為系統(tǒng)芯片(SOC)型芯片。例如，半導體芯片202a和202b為系統(tǒng)芯片(SOC)型芯片?；蛘撸雽w芯片202a為系統(tǒng)芯片(SOC)型芯片，且半導體芯片202b為內(nèi)存芯片，例如動態(tài)隨機存取內(nèi)存(DRAM)芯片。在一些實施例，內(nèi)嵌于重布層結(jié)構(gòu)308的MM電容結(jié)構(gòu)450b被設(shè)計成與系統(tǒng)芯片(SOC)型芯片(例如半導體芯片202a)耦合。因此，半導體封裝組件500c的半導體封裝300c包含純系統(tǒng)芯片封裝或混合式系統(tǒng)芯片封裝。然而，半導體芯片的數(shù)目和排列方式并不限定于在此揭露的實施例。
[0071]圖4顯示根據(jù)本發(fā)明一些實施例，包含第一半導體封裝300d和堆棧于其上的第二半導體封裝400(例如，動態(tài)隨機存取內(nèi)存(DRAM)封裝)的半導體封裝組件500d的剖面示意圖。在此實施例中與先前圖1A-1B、2A-2B和3A-3B所敘述相同或相似的組件的描述為簡潔目的而省略。
[0072]如圖4所示，半導體封裝組件500d與圖2A和2B所示的半導體封裝組件500b之間其中一個不同處在于:半導體封裝組件500d的第一半導體封裝300d更包含設(shè)置在第一半導體芯片302上的重布層結(jié)構(gòu)328。此外，半導體封裝組件500d更包含通過接合制程而堆棧在半導體封裝300d上的第二半導體封裝400。重布層結(jié)構(gòu)328設(shè)置于模塑料350上。重布層結(jié)構(gòu)328之靠近第一半導體芯片302的表面324與模塑料350的表面354接觸。換句話說，模塑料350的相對的表面352和表面354分別接觸重布層結(jié)構(gòu)308和重布層結(jié)構(gòu)328。
[0073]與重布層結(jié)構(gòu)308相同，重布層結(jié)構(gòu)328可具有一或多個導線336設(shè)置于一或多層的金屬層間介電層334內(nèi)。導線336的接墊部分露出于金屬層間介電層334的遠離模塑料350的表面354的開口。然而，應(yīng)該注意的是，圖4所示的導線336的數(shù)目和金屬層間介電層334的數(shù)目僅為一示例，本發(fā)明并不限定于此。如圖4所示，重布層結(jié)構(gòu)328通過穿過位于重布層結(jié)構(gòu)308和重布層結(jié)構(gòu)328之間的模塑料350的導孔322與重布層結(jié)構(gòu)308耦合。
[0074]如圖4所示，半導體封裝組件500d更包含堆棧在第一半導體封裝300d上的第二半導體封裝400。在此實施例，第二半導體封裝400包含內(nèi)存封裝，例如為動態(tài)隨機存取內(nèi)存(DRAM)封裝。第二半導體封裝400經(jīng)由導電結(jié)構(gòu)428安裝于第一半導體封裝300上。第二半導體封裝400通過第一半導體封裝300d的重布層結(jié)構(gòu)328和導孔322與重布層結(jié)構(gòu)308耦合。
[0075]如圖4所示，第二半導體封裝400包含重布層結(jié)構(gòu)418，至少一半導體芯片(例如，兩個動態(tài)隨機存取內(nèi)存(DRAM)芯片402和404)及模塑料412。由于第二半導體封裝400是堆棧在第一半導體封裝300d上，因此重布層結(jié)構(gòu)328位于重布層結(jié)構(gòu)308和重布層結(jié)構(gòu)418間。重布層結(jié)構(gòu)418具有相對的表面420及表面422。表面420提供來讓半導體芯片安裝于其上，且表面422是提供來讓導電凸塊428接合于其上。與重布層結(jié)構(gòu)308和重布層結(jié)構(gòu)328相似，重布層結(jié)構(gòu)418可具有一或多個導線426設(shè)置于一或多層的金屬層間介電層424內(nèi)。導線426的接墊部分露出于焊料屏蔽層427的開口。然而，應(yīng)該注意的是，圖4所示的導線426的數(shù)目和金屬層間介電層424的數(shù)目僅為一示例，本發(fā)明并不限定于此。
[0076]在此實施例，如圖4所示，半導體芯片402和半導體芯片404為動態(tài)隨機存取內(nèi)存(DRAM)芯片。半導體芯片402是用黏膠(paste)(未繪示)安裝于重布層結(jié)構(gòu)418的表面420上。此外，半導體芯片404是使用黏膠(未繪示)堆棧在半導體芯片402上。半導體芯片402具有位于其上的接墊408，且半導體芯片404具有位于其上的接墊410。
[0077]半導體芯片402和半導體芯片404的接墊408和接墊410可通過接合線(例如分別為接合線414和接合線416)而耦合至重布層結(jié)構(gòu)418的接墊425。然而，半導體芯片堆棧的數(shù)目并不限定于在此揭露的實施例。此外，如圖4所示的兩個半導體芯片402和半導體芯片404可并列(side-by-side)排列。因此，半導體芯片402和半導體芯片404通過黏膠(未繪示)安裝于重布層結(jié)構(gòu)418的表面420上。
[0078]如圖4所示，模塑料412圍繞半導體芯片402和半導體芯片404。此外，模塑料412與重布層結(jié)構(gòu)412的表面420、半導體芯片402和半導體芯片404接觸。與模塑料350相似，模塑料412可由非導電性材料制成，例如環(huán)氧化物、樹脂、可塑形聚合物或類似的材料。
[0079]如圖4所示，第二半導體封裝400更包含設(shè)置于重布層結(jié)構(gòu)418的遠離半導體芯片402和半導體芯片404的表面422上的導電結(jié)構(gòu)428。導電結(jié)構(gòu)428通過焊料屏蔽層427的開口而耦合至導線424。此外，導電結(jié)構(gòu)428經(jīng)由重布層結(jié)構(gòu)418與模塑料412隔開。第二半導體封裝400耦合至重布層結(jié)構(gòu)308及/或第一半導體封裝300d的MM電容結(jié)構(gòu)450b。更具體而言，第二半導體封裝400的導電結(jié)構(gòu)428與穿過第一半導體封裝300d的重布層結(jié)構(gòu)328而形成的導孔340耦合。此外，導孔340與重布層結(jié)構(gòu)328的導線336耦合。與導電結(jié)構(gòu)320相同，導電結(jié)構(gòu)428可包含導電凸塊結(jié)構(gòu)，例如為銅凸塊或焊料凸塊結(jié)構(gòu)、導電柱結(jié)構(gòu)、導線結(jié)構(gòu)或?qū)щ娔z結(jié)構(gòu)。
[0080]本發(fā)明的實施例并不打算限定半導體芯片的種類。例如，在一些實施例，半導體芯片302可為基頻(baseband)芯片，其他的半導體芯片402和半導體芯片404可為射頻(rad1-frequency ,RF)芯片。在其他一些實施例，半導體芯片302可為模擬處理器芯片(analogprocessor, AP)芯片，其他的半導體芯片402或半導體芯片404可為數(shù)字處理器(digitalprocessor ,DP)芯片。
[0081]實施例提供半導體封裝組件。在一些實施例，半導體封裝組件被設(shè)計成來制造被動組件結(jié)構(gòu)，例如，金屬-絕緣體-金屬(M頂)電容結(jié)構(gòu)內(nèi)嵌且整合于重布層結(jié)構(gòu)內(nèi)I頂電容結(jié)構(gòu)由重布層結(jié)構(gòu)的導線(例如作為第一電極和第二電極)和位于重布層結(jié)構(gòu)的低介電常數(shù)(k - 4)之金屬層間介電層旁的高介電常數(shù)(k2 20)電容介電材料層的片段(segments)所組成。電容結(jié)構(gòu)被設(shè)計來增加高介電常數(shù)電容介電材料層的介電常數(shù)(k)，或減低第一電極、第二電極和高介電常數(shù)電容介電材料層的厚度，如此以獲得較大的電容值?；蛘撸娙萁Y(jié)構(gòu)被設(shè)計成具有鋸齒狀的電極和鋸齒狀的電容介電層，以增加電容結(jié)構(gòu)的面積，以此增加電容值。內(nèi)嵌式M頂電容結(jié)構(gòu)的制程可與重布層結(jié)構(gòu)的制程整合。因此，M頂電容結(jié)構(gòu)可提供相當程度的制程兼容性。此外，半導體封裝組件甚至可在半導體芯片(例如SOC芯片)被取代時，有助于改善表面安裝技術(shù)(SMT)的良率。此外，由于縮短了半導體芯片(系統(tǒng)芯片)和M頂電容結(jié)構(gòu)間的傳導路徑，因此改善內(nèi)嵌式MM電容結(jié)構(gòu)的信號完整性/電源完整性(SI/PI)的效能。內(nèi)嵌式M頂電容結(jié)構(gòu)可提供半導體封裝組件的系統(tǒng)整合的設(shè)計彈性。
[0082]雖然本揭露的實施例及其優(yōu)點已揭露如上，但應(yīng)該了解的是，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本揭露的精神和范圍內(nèi)，當可作更動、替代與潤飾。此外，本揭露之保護范圍并未局限于說明書內(nèi)所述特定實施例中的制程、機器、制造、物質(zhì)組成、裝置、方法及步驟，任何所屬技術(shù)領(lǐng)域中具有通常知識者可從本揭露揭示內(nèi)容中理解現(xiàn)行或未來所發(fā)展出的制程、機器、制造、物質(zhì)組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結(jié)果皆可根據(jù)本揭露使用。因此，本揭露之保護范圍包括上述制程、機器、制造、物質(zhì)組成、裝置、方法及步驟。另外，每一申請專利范圍構(gòu)成個別的實施例，且本揭露的保護范圍也包括各個申請專利范圍及實施例的組合。
【主權(quán)項】
1.一種半導體封裝組件，包括: 一第一半導體封裝，包括: 一第一半導體芯片；以及 一第一重布層結(jié)構(gòu)，與該第一半導體芯片耦合，其中該第一重布層結(jié)構(gòu)包括: 一第一導線，位于一第一層水平高度； 一第二導線，位于一第二層水平高度；以及 一第一金屬層間介電層及位于該第一金屬層間介電層旁的一第二金屬層間介電層，其中該第一金屬層間介電層和該第二金屬層間介電層設(shè)置于該第一導線與該第二導線之間。2.如權(quán)利要求1所述的半導體封裝組件，其中該第一半導體封裝包括: 一第一模塑料，圍繞該第一半導體芯片；以及 一第一導電結(jié)構(gòu)，設(shè)置于該第一重布層結(jié)構(gòu)上，且與該第一重布層結(jié)構(gòu)親合。3.如權(quán)利要求2所述的半導體封裝組件，其中該第一導線設(shè)置于靠近該第一半導體芯片處，其中該第二導線設(shè)置于靠近該第一導電結(jié)構(gòu)處。4.如權(quán)利要求1所述的半導體封裝組件，其中該第一導線與該第二導線隔開。5.如權(quán)利要求1所述的半導體封裝組件，其中該第一金屬層間介電層的介電常數(shù)小于五分之一倍的該第二金屬層間介電層的介電常數(shù)。6.如權(quán)利要求5所述的半導體封裝組件，其中該第二金屬層間介電層的介電常數(shù)大于或等于20。7.如權(quán)利要求6所述的半導體封裝組件，其中在剖面圖中，該第一金屬層間介電層的一第一厚度大于該第二金屬層間介電層的一第二厚度。8.如權(quán)利要求7所述的半導體封裝組件，其中該第二厚度小于或等于4μπι。9.如權(quán)利要求6所述的半導體封裝組件，其中在剖面圖中，該第二金屬層間介電層為鋸齒形。10.如權(quán)利要求9所述的半導體封裝組件，其中在剖面圖中，與該第二金屬層間介電層接觸的該第一導線的一第一部分和該第二導線的一第二部分為鋸齒形。11.如權(quán)利要求2所述的半導體封裝組件，其中該第一半導體封裝包括: 一第二重布層結(jié)構(gòu)，設(shè)置于該第一半導體芯片上，其中該第一模塑料具有兩個相對的表面，分別與該第一重布層結(jié)構(gòu)和該第二重布層結(jié)構(gòu)接觸；以及 一第一導孔，穿過位于該第一重布層結(jié)構(gòu)與該第二重布層結(jié)構(gòu)間的該第一模塑料，其中該第一導孔圍繞該第一半導體芯片。12.如權(quán)利要求1所述的半導體封裝組件，其中該第一半導體封裝更包括: 一第二半導體芯片，與該第一重布層結(jié)構(gòu)耦合，其中該第一半導體芯片與該第二半導體芯片系并列排列。13.如權(quán)利要求11所述的半導體封裝組件更包括: 一第二半導體封裝，堆棧在該第一半導體封裝上，包括: 一第三重布層結(jié)構(gòu)； 一第二半導體芯片，與該第三重布層結(jié)構(gòu)耦合；以及 一第二模塑料，圍繞該第二半導體芯片，并且與該第三重布層結(jié)構(gòu)和該第二半導體芯片接觸。14.如權(quán)利要求13所述的半導體封裝組件，其中該第二重布層結(jié)構(gòu)設(shè)置于該第一重布層結(jié)構(gòu)和該第三重布層結(jié)構(gòu)之間。15.如權(quán)利要求13所述的半導體封裝組件，其中該第二半導體封裝包括: 一第二導電結(jié)構(gòu)，設(shè)置于該第三重布層結(jié)構(gòu)的一遠離于該第二半導體芯片的表面上，其中該第二導電結(jié)構(gòu)與該第三重布層結(jié)構(gòu)耦合。16.如權(quán)利要求13所述的半導體封裝組件，其中該第一半導體封裝為一系統(tǒng)芯片封裝，且該第二半導體封裝為一動態(tài)隨機存取內(nèi)存封裝。17.如權(quán)利要求13所述的半導體封裝組件，其中該第二半導體封裝更包括: 一第三半導體芯片，與該第三重布層結(jié)構(gòu)耦合，其中該第二半導體芯片與該第三半導體芯片并列排列。18.一種半導體封裝組件，包括: 一第一半導體封裝，包括: 一第一半導體芯片；以及 一第一重布層結(jié)構(gòu)，與該第一半導體芯片耦合，其中該第一重布層結(jié)構(gòu)包括: 一第一導線，位于一第一層水平高度； 一第二導線，位于一第二層水平高度； 一第一金屬層間介電層和一第二金屬層間介電層，設(shè)置于該第一導線與該第二導線之間；以及 一電容結(jié)構(gòu)，由該第一導線、該第二導線及該第二金屬層間介電層組成，其中該第一金屬層間介電層的介電常數(shù)小于五分之一倍的該第二金屬層間介電層的介電常數(shù)。19.如權(quán)利要求18所述的半導體封裝組件，其中該第二金屬層間介電層位于該第一金屬層間介電層旁，其中該第二金屬層間介電層設(shè)置于該第一導線與該第二導線之間。20.如權(quán)利要求18所述的半導體封裝組件，其中該第一半導體封裝包括: 一第一模塑料，圍繞該第一半導體芯片； 一第一導孔，穿過該第一模塑料，其中該第一導孔圍繞該第一半導體芯片；以及 一第一導電結(jié)構(gòu)，設(shè)置于該第一重布層結(jié)構(gòu)上且與該第一重布層結(jié)構(gòu)親合。21.如權(quán)利要求18所述的半導體封裝組件，其中該第一導線與該第二導線隔開。22.如權(quán)利要求18所述的半導體封裝組件，其中該第二金屬層間介電層的介電常數(shù)大于或等于20。23.如權(quán)利要求18所述的半導體封裝組件，其中在剖面圖中，該第一金屬層間介電層的一第一厚度大于該第二金屬層間介電層的一第二厚度。24.如權(quán)利要求18所述的半導體封裝組件，其中在剖面圖中，該第二金屬層間介電層為鋸齒形。25.如權(quán)利要求24所述的半導體封裝組件，其中在剖面圖中，與該第二金屬層間介電層接觸的該第一導線的一第一部分和該第二導線的一第二部分為鋸齒形。26.如權(quán)利要求20所述的半導體封裝組件，其中該第一半導體封裝包括: 一第二重布層結(jié)構(gòu)，設(shè)置于該第一半導體芯片上，其中該第一模塑料具有兩個相對的表面，分別與該第一重布層結(jié)構(gòu)和該第二重布層結(jié)構(gòu)接觸。27.如權(quán)利要求18所述的半導體封裝組件，其中該第一半導體封裝更包括: 一第二半導體芯片，與該第一重布層結(jié)構(gòu)耦合，其中該第一半導體芯片與該第二半導體芯片并列排列。28.如權(quán)利要求26所述的半導體封裝組件，更包括: 一第二半導體封裝，堆棧在該第一半導體封裝上，包括: 一第三重布層結(jié)構(gòu)； 一第二半導體芯片，與該第三重布層結(jié)構(gòu)耦合； 一第二模塑料，圍繞該第二半導體芯片，并且與該第三重布層結(jié)構(gòu)和該第二半導體芯片接觸；以及 一第二導電結(jié)構(gòu)，設(shè)置于該第三重布層結(jié)構(gòu)的一遠離于該第二半導體芯片的表面上，其中該第二導電結(jié)構(gòu)與該第三重布層結(jié)構(gòu)耦合。29.如權(quán)利要求28所述的半導體封裝組件，其中該第二半導體封裝更包括: 一第三半導體芯片，與該第三重布層結(jié)構(gòu)耦合，其中該第二半導體芯片與該第三半導體芯片并列排列。30.一種半導體封裝組件，包括: 一第一半導體封裝，包括: 一第一半導體芯片；以及 一第一重布層結(jié)構(gòu)，與該第一半導體芯片耦合，其中該第一重布層結(jié)構(gòu)包括: 一第一導線，位于一第一層水平高度； 一第二導線，位于一第二層水平高度； 一第一金屬層間介電層和一第二金屬層間介電層，設(shè)置于該第一導線與該第二導線之間；以及 一電容結(jié)構(gòu)，由該第一導線、該第二導線及該第二金屬層間介電層組成，其中該第二金屬層間介電層的厚度小于或等于該第一導線和該第二導線的厚度。31.如權(quán)利要求30所述的半導體封裝組件，其中該第二金屬層間介電層位于該第一金屬層間介電層旁，其中該第二金屬層間介電層設(shè)置于該第一導線與該第二導線之間。32.如權(quán)利要求30所述的半導體封裝組件，其中該第一半導體封裝包括: 一第一模塑料，圍繞該第一半導體芯片； 一第一導孔，穿過該第一模塑料，其中該第一導孔圍繞該第一半導體芯片；以及 一第一導電結(jié)構(gòu)，設(shè)置于該第一重布層結(jié)構(gòu)上且與該第一重布層結(jié)構(gòu)親合。33.如權(quán)利要求30所述的半導體封裝組件，其中該第一導線與該第二導線隔開。34.如權(quán)利要求30所述的半導體封裝組件，其中該第一金屬層間介電層的介電常數(shù)小于五分之一倍的該第二金屬層間介電層的介電常數(shù)。35.如權(quán)利要求30所述的半導體封裝組件，其中在剖面圖中，該第一金屬層間介電層的一第一厚度大于該第二金屬層間介電層的一第二厚度。36.如權(quán)利要求30所述的半導體封裝組件，其中在剖面圖中，該第二金屬層間介電層為鋸齒形。37.如權(quán)利要求36所述的半導體封裝組件，其中在剖面圖中，與該第二金屬層間介電層接觸的該第一導線的一第一部分和該第二導線的一第二部分為鋸齒形。38.如權(quán)利要求32所述的半導體封裝組件，其中該第一半導體封裝包括: 一第二重布層結(jié)構(gòu)，設(shè)置于該第一半導體芯片上，其中該第一模塑料具有兩個相對的表面，分別與該第一重布層結(jié)構(gòu)接觸和該第二重布層結(jié)構(gòu)接觸。39.如權(quán)利要求30所述的半導體封裝組件，其中該第一半導體封裝更包括: 一第二半導體芯片，與該第一重布層結(jié)構(gòu)耦合，其中該第一半導體芯片與該第二半導體芯片并列排列。40.如權(quán)利要求38所述的半導體封裝組件，更包括: 一第二半導體封裝，堆棧在該第一半導體封裝上，包括: 一第三重布層結(jié)構(gòu)； 一第二半導體芯片，與該第三重布層結(jié)構(gòu)耦合； 一第二模塑料，圍繞該第二半導體芯片，并且與該第三重布層結(jié)構(gòu)和該第二半導體芯片接觸；以及 一第二導電結(jié)構(gòu)，設(shè)置于該第三重布層結(jié)構(gòu)的一遠離于該第二半導體芯片的表面上，其中該第二導電結(jié)構(gòu)與該第三重布層結(jié)構(gòu)耦合。41.如權(quán)利要求40所述的半導體封裝組件，其中該第二半導體封裝更包括: 一第三半導體芯片，與該第三重布層結(jié)構(gòu)耦合，其中該第二半導體芯片與該第三半導體芯片并列排列。
【文檔編號】H01L23/522GK105990293SQ201610146169
【公開日】2016年10月5日
【申請日】2016年3月15日
【發(fā)明人】林子閎, 彭逸軒, 蕭景文
【申請人】聯(lián)發(fā)科技股份有限公司