記憶元件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體元件及其制造方法，特別是涉及一種記憶元件及其制造方法。
【背景技術(shù)】
[0002]隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了增加儲存能力，記憶元件變得更小而且集成度更高。因此，三維記憶元件已逐漸受到業(yè)界的高度關(guān)注。
[0003]然而，隨著三維記憶元件的集成度提高，由于高高寬比(High aspect rat1)與復(fù)合膜堆疊所導(dǎo)致垂直柵極(Vertical gate)工藝上的缺陷也隨之增加。上述缺陷包括位線通道的彎曲(BL channel bending)與字線橋接(WL bridge)的現(xiàn)象等等。再者，隨著記憶元件的尺寸愈變愈小，相鄰記憶胞之間的干擾(Interference)進而影響記憶胞或記憶胞陣列的效能也日趨嚴(yán)重。因此，如何發(fā)展出一種高集成度的記憶元件及其制造方法，以避免位線通道的彎曲與字線橋接的現(xiàn)象已成為當(dāng)前重要的研發(fā)課題之一。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于，提供一種新的記憶元件及其制造方法，所要解決的技術(shù)問題是使其可以解決垂直柵極工藝上位線通道的彎曲與字線橋接的問題。
[0005]本發(fā)明的另一目的在于，提供一種新的記憶元件及其制造方法，所要解決的技術(shù)問題是使其可以降低相鄰記憶胞之間的干擾，進而提升記憶胞或記憶胞陣列的效能。
[0006]本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶兀件，包括多個柵極柱結(jié)構(gòu)與多個介電柱，在第一方向間隔相互交替，在第二方向相互交替且接觸，且自第三方向嵌入于堆疊層中，借以將堆疊層分隔成多個堆疊結(jié)構(gòu)。第一方向與第二方向不同，且與第三方向不同。每一介電柱在第二方向的側(cè)壁與其相鄰的柵極柱結(jié)構(gòu)在第二方向的側(cè)壁非共平面。
[0007]本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
[0008]前述的記憶元件，其中每一介電柱在第一方向的寬度大于或等于其相鄰的柵極柱結(jié)構(gòu)在第一方向的寬度。
[0009]前述的記憶元件，其中每一柵極柱結(jié)構(gòu)的導(dǎo)體柱與所對應(yīng)的電荷儲存層的接觸面積大于或等于電荷儲存層與所對應(yīng)的堆疊結(jié)構(gòu)的接觸面積。
[0010]本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種記憶元件，包括襯底、多個字線、多個隔離結(jié)構(gòu)、多個堆疊結(jié)構(gòu)、多個柵極柱結(jié)構(gòu)以及多個介電柱。襯底具有多個第一區(qū)、多個第二區(qū)以及多個第三區(qū)。該些第一區(qū)與該些第二區(qū)沿著第一方向相互交替。每一第三區(qū)位于所對應(yīng)的第一區(qū)與第二區(qū)之間。多個字線位于襯底上。每一字線沿著第一方向延伸，且橫越該些第一區(qū)、該些第二區(qū)以及該些第三區(qū)。多個隔離結(jié)構(gòu)位于相鄰兩個字線之間的襯底上。每一隔離結(jié)構(gòu)沿著第一方向延伸，且橫越該些第一區(qū)、該些第二區(qū)以及該些第三區(qū)。多個堆疊結(jié)構(gòu)位于該些第三區(qū)的襯底上。每一堆疊結(jié)構(gòu)沿著第二方向延伸，且橫越該些字線與該些隔離結(jié)構(gòu)。多個柵極柱結(jié)構(gòu)位于該些字線上。每一柵極柱結(jié)構(gòu)沿著第三方向延伸。每一柵極柱結(jié)構(gòu)包括導(dǎo)體柱與電荷儲存層。該些導(dǎo)體柱與該些第一區(qū)中第偶數(shù)條字線電性連接，及與該些第二區(qū)中第奇數(shù)條字線電性連接。每一電荷儲存層位于所對應(yīng)的導(dǎo)體柱周圍，以電性隔離所對應(yīng)的堆疊結(jié)構(gòu)與導(dǎo)體柱。第一方向與第二方向不同，且與第三方向不同。多個介電柱位于該些字線上。每一介電柱沿著第三方向延伸，其中該些介電柱與該些第一區(qū)中第奇數(shù)條字線接觸，及與該些第二區(qū)中第偶數(shù)條字線接觸。
[0011]本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
[0012]前述的記憶元件，其中每一第一區(qū)的柵極柱結(jié)構(gòu)與介電柱以及所對應(yīng)的第二區(qū)的柵極柱結(jié)構(gòu)與介電柱之間的第三區(qū)的堆疊結(jié)構(gòu)的形狀包括鋸齒狀或波浪狀。
[0013]前述的記憶元件，其中每一導(dǎo)體柱與所對應(yīng)的電荷儲存層的接觸面積大于或等于電荷儲存層與所對應(yīng)的堆疊結(jié)構(gòu)的接觸面積。
[0014]本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種記憶元件的制造方法，包括其在襯底上形成堆疊層。在堆疊層中形成多個柵極柱結(jié)構(gòu)與多個介電柱。該些柵極柱結(jié)構(gòu)與該些介電柱在第一方向相互間隔交替，在第二方向相互交替且接觸，且分別自第三方向嵌入于堆疊層中，借以將堆疊層分隔成沿著第二方向延伸的多個堆疊結(jié)構(gòu)。第一方向與第二方向不同，且與第三方向不同。每一介電柱在第二方向的側(cè)壁與其相鄰的柵極柱結(jié)構(gòu)在第二方向的側(cè)壁非共平面。
[0015]本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
[0016]前述的記憶元件的制造方法，還包括:提供襯底，襯底具有多個第一區(qū)、多個第二區(qū)以及多個第三區(qū)。該些第一區(qū)與該些第二區(qū)沿著第一方向相互交替。每一第三區(qū)位于相鄰的第一區(qū)與第二區(qū)之間。在襯底上形成多個字線。每一字線沿著第一方向延伸，且橫越該些第一區(qū)、該些第二區(qū)以及該些第三區(qū)。在相鄰的字線之間形成隔離結(jié)構(gòu)。每一隔離結(jié)構(gòu)沿著第一方向延伸，且橫越該些第一區(qū)、該些第二區(qū)以及該些第三區(qū)。上述該些字線與該些隔離結(jié)構(gòu)沿著第二方向相互交替。在襯底上形成堆疊層。在字線上的堆疊層中形成多個第一孔洞。該些第一孔洞暴露該些第一區(qū)中第偶數(shù)條字線的頂面，及暴露該些第二區(qū)中第奇數(shù)條字線的頂面。在每一第一孔洞中形成柵極柱結(jié)構(gòu)。每一柵極柱結(jié)構(gòu)包括導(dǎo)體柱與電荷儲存層。該些導(dǎo)體柱與該些第一區(qū)中第偶數(shù)條字線電性連接，及與該些第二區(qū)中第奇數(shù)條字線電性連接。每一電荷儲存層位于所對應(yīng)的導(dǎo)體柱周圍，電性隔離所對應(yīng)的堆疊層與導(dǎo)體柱。在字線上的堆疊層中形成多個第二孔洞。第二孔洞暴露該些第一區(qū)中第奇數(shù)條字線的頂面，及暴露該些第二區(qū)中第偶數(shù)條字線的頂面。該些第二孔洞與該些柵極柱結(jié)構(gòu)沿著第一方向與第二方向相互交替。每一第二孔洞與其相鄰的柵極柱結(jié)構(gòu)在所對應(yīng)的隔離結(jié)構(gòu)上互相接觸，使得堆疊層在第三區(qū)中形成堆疊結(jié)構(gòu)。該些堆疊結(jié)構(gòu)沿著第二方向延伸。在每一第二孔洞中形成介電柱。其中，形成該柵極柱結(jié)構(gòu)的步驟包括:在該襯底上形成一電荷儲存材料層，該電荷儲存材料層覆蓋該堆疊層的頂面、該些第一孔洞的側(cè)壁以及該些字線的頂面；進行非等向性蝕刻工藝，移除部分該電荷儲存材料層，以暴露該堆疊層與該些字線的頂面，以在每一第一孔洞的側(cè)壁上形成該電荷儲存層；以及在每一第一孔洞中形成該導(dǎo)體柱，使得每一電荷儲存層位于所對應(yīng)的該導(dǎo)體柱周圍。前述的記憶元件的制造方法，其中每一第一區(qū)的柵極柱結(jié)構(gòu)與介電柱以及相鄰的第二區(qū)的柵極柱結(jié)構(gòu)與介電柱之間的第三區(qū)的堆疊結(jié)構(gòu)的形狀包括鋸齒狀或波浪狀。
[0017]前述的記憶元件的制造方法，其中每一導(dǎo)體柱與所對應(yīng)的電荷儲存層的接觸面積大于或等于電荷儲存層與所對應(yīng)的堆疊結(jié)構(gòu)的接觸面積。
[0018]本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。借由上述技術(shù)方案，本發(fā)明記憶元件及其制造方法至少具有下列優(yōu)點及有益效果:本發(fā)明借由在第一區(qū)與第二區(qū)中的堆疊層之中嵌入相互交替的多個柵極柱結(jié)構(gòu)與多個介電柱，可將堆疊層分隔成多個堆疊結(jié)構(gòu)(例如是做為位線)。因此，本發(fā)明的記憶元件及其制造方法可避免位線通道的彎曲與字線橋接的問題。另外，介電柱可電性隔離柵極柱結(jié)構(gòu)與堆疊結(jié)構(gòu)，因此可降低相鄰記憶胞之間的干擾，進而提升記憶胞或記憶胞陣列的效能。本發(fā)明的記憶元件及其制造方法可應(yīng)用在電荷捕捉記憶體(Charge trapping memory)、非揮發(fā)記憶體(Non-volatile memory)以及嵌入式記憶體(Embedded memory)。
[0019]綜上所述，本