FinFET器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路制作技術(shù)領(lǐng)域，具體而言，涉及一種FinFET器件的制作方法。
【背景技術(shù)】
[0002]現(xiàn)有的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管是二維的，隨著溝道尺寸的不斷縮小，與短溝道效應(yīng)有關(guān)的問題越來越難以克服。因此，芯片制造商正在開發(fā)具有更高功效的三維立體式的晶體管，例如鰭式場效應(yīng)晶體管(FinFET)，其可以更好地適應(yīng)器件尺寸按比例縮小的要求。
[0003]現(xiàn)有的形成FinFET器件的制造方法通常包括以下工藝步驟:鰭(Fin)的形成一阱區(qū)注入一偽柵的形成一側(cè)壁的形成一擴(kuò)展區(qū)注入一SiGe和SiC的選擇性外延一金屬柵極的形成一接觸孔的形成以及相應(yīng)的后端工序。
[0004]在上述工藝步驟中，鰭(Fin)的形成方法包括以下步驟:首先，在襯底10'上形成偽鰭層20'，在偽鰭層20'上形成光刻膠30'，進(jìn)而形成如圖1所示的基體結(jié)構(gòu)；然后，通過刻蝕工藝刻蝕光刻膠30'及偽鰭層20'得到偽鰭21'，進(jìn)而形成如圖2所示的基體結(jié)構(gòu)；再然后，經(jīng)過沉積工藝在偽鰭20'的表面上形成預(yù)備層，預(yù)備層包括間隔層41'和頂壁層42'，進(jìn)而形成如圖3所示的基體結(jié)構(gòu)；再然后，通過刻蝕工藝刻蝕去除頂壁層42'得到間隔層41'，進(jìn)而形成如圖4所示的基體結(jié)構(gòu)；接下來，去除偽鰭21'形成間隔硬掩膜層，進(jìn)而形成如圖5所示的基體結(jié)構(gòu)；最后，通過刻蝕形成鰭。
[0005]在上述制作過程中，由于考慮到方便去除，偽鰭層20'的材質(zhì)一般為無定形碳(APF)。但是，無定型碳的缺點(diǎn)在于:通過刻蝕工藝刻偽鰭層20'得到偽鰭21'的過程中，偽鰭21'的頂部損失嚴(yán)重，使得偽鰭21'的頂面與側(cè)面之間變得不再是直角過渡，形成如圖2所示的結(jié)構(gòu)，在圖2中，在剖面圖中，偽鰭2Γ的左右兩個(gè)頂角處出現(xiàn)弧形結(jié)構(gòu)。由于間隔層41'是經(jīng)過沉積工藝在偽鰭20'的側(cè)面上形成的，因此偽鰭21'的輪廓會影響到間隔層41'的輪廓，使得間隔層41'的內(nèi)表面不夠豎直。間隔層41'的內(nèi)表面形成向內(nèi)突出的尖角，如圖4所示的結(jié)構(gòu)。鰭是在間隔層41'形成的間隔硬掩膜層上形成的，進(jìn)而間隔層41，的輪廓會影響到鰭的結(jié)構(gòu)，最終影響形成的FinFET器件的性能。

【發(fā)明內(nèi)容】

[0006]本發(fā)明旨在提供一種FinFET器件的制作方法，以提高FinFET器件的性能。
[0007]為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面，提供了一種FinFET器件的制作方法，包括以下步驟:提供襯底；在襯底上形成偽鰭；在偽鰭的側(cè)面上形成間隔層，偽鰭的材質(zhì)為金屬化合物。
[0008]進(jìn)一步地，金屬化合物為金屬氮化物、金屬氧化物或者金屬氮氧化物。
[0009]進(jìn)一步地，金屬化合物中的金屬元素為鈦、鋯或者鉿。
[0010]進(jìn)一步地，金屬化合物為氮化鈦。
[0011]進(jìn)一步地，在襯底上形成偽鰭的步驟中，進(jìn)一步包括以下步驟:在襯底上形成偽鰭層，偽鰭層的材質(zhì)為氮化鈦；在偽鰭層上形成光刻膠；刻蝕光刻膠和相鄰光刻膠之間的偽鰭層得到偽鰭。
[0012]進(jìn)一步地，在偽鰭層上形成光刻膠的步驟中，進(jìn)一步包括以下步驟:在偽鰭層上形成抗反射涂層；在抗反射涂層上形成光刻膠。
[0013]進(jìn)一步地，在偽鰭的側(cè)面上形成間隔層的步驟中，進(jìn)一步包括以下步驟:在偽鰭的表面上形成預(yù)備層，預(yù)備層包括間隔層和頂壁層；刻蝕頂壁層得到間隔層。
[0014]進(jìn)一步地，在襯底上形成偽鰭的步驟中，進(jìn)一步包括以下步驟:在襯底上形成硬掩層，在硬掩層上形成偽鰭。
[0015]進(jìn)一步地，硬掩層包括疊置的第一硬掩層和第二硬掩層，第一硬掩層位于襯底和第二硬掩層之間。
[0016]進(jìn)一步地，第一硬掩層的材質(zhì)為SiN，第二硬掩層的材質(zhì)為Si02。
[0017]進(jìn)一步地，在襯底上形成硬掩層的步驟中，進(jìn)一步包括以下步驟:在襯底上形成粘附層；在粘附層上形成硬掩層。
[0018]進(jìn)一步地，在偽鰭的側(cè)面上形成間隔層的步驟之后，還包括以下步驟:去除偽鰭，形成間隔硬掩膜層；通過刻蝕形成鰭。
[0019]進(jìn)一步地，通過濕法刻蝕工藝去除偽鰭。
[0020]應(yīng)用本發(fā)明的技術(shù)方案，偽鰭的材質(zhì)由金屬化合物代替了現(xiàn)有技術(shù)中的無定型碳，金屬化合物的比較致密，在刻蝕形成偽鰭的過程中，幾乎不會產(chǎn)生損失，進(jìn)而使偽鰭的頂面與側(cè)面之間形成直角過渡，進(jìn)而使得后續(xù)的間隔層的內(nèi)表面呈豎直狀，不會形成【背景技術(shù)】中提及的向內(nèi)突出的尖角，這樣使得最終得到的鰭質(zhì)量較好，進(jìn)而最終提高了 FinFET器件的性能。
【附圖說明】
[0021]構(gòu)成本申請的一部分的說明書附圖用來提供對本發(fā)明的進(jìn)一步理解，本發(fā)明的示意性實(shí)施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中:
[0022]圖1示出了現(xiàn)有FinFET器件的制作方法中，在襯底上依次形成偽鰭層和光刻膠后基體的剖面結(jié)構(gòu)示意圖；
[0023]圖2示出了去除在圖1中的光刻膠和部分偽鰭層后形成的基體的剖面結(jié)構(gòu)示意圖；
[0024]圖3示出了在圖2中偽鰭的側(cè)面上形成預(yù)備層后基體的剖面結(jié)構(gòu)示意圖；
[0025]圖4示出了去除圖3中預(yù)備層的頂壁層后形成的帶有間隔層的基體的剖面結(jié)構(gòu)示意圖；
[0026]圖5示出了去除圖4中的偽鰭后基體的剖面結(jié)構(gòu)示意圖；
[0027]圖6示出了本申請實(shí)施例所提供的FinFET器件的制作方法的流程示意圖；
[0028]圖7示出了本申請實(shí)施例所提供的FinFET器件的制作方法中，在襯底上依次形成偽鰭層和光刻膠后基體的剖面結(jié)構(gòu)示意圖；
[0029]圖8示出了去除圖7中的光刻膠和部分偽鰭層后形成的基體的剖面結(jié)構(gòu)示意圖；
[0030]圖9示出了在圖8中偽鰭的表面上形成預(yù)備層后基體的剖面結(jié)構(gòu)示意圖；
[0031]圖10示出了去除圖9中預(yù)備層的頂壁層形成的帶有間隔層的基體的剖面結(jié)構(gòu)示意圖；以及
[0032]圖11示出了去除圖10中的偽鰭后形成的帶有間隔硬掩膜層的基體的剖面結(jié)構(gòu)示意圖。
[0033]其中，上述附圖包括以下附圖標(biāo)記:
[0034]10'、襯底；20'、偽鰭層；2Γ、偽鰭；30'、光刻膠；4Γ、間隔層；42'、頂壁層；、10、襯底；20、偽鰭層；21、偽鰭；30、光刻膠；41、間隔層；42、頂壁層；50、抗反射涂層；60、硬掩層；61、第一硬掩層；62、第二硬掩層；70、粘附層。
【具體實(shí)施方式】
[0035]需要說明的是，在不沖突的情況下，本申請中的實(shí)施例及實(shí)施例中的特征可以相互組合。下面將參考附圖并結(jié)合實(shí)施例來詳細(xì)說明本發(fā)明。
[0036]需要注意的是，這里所使用的術(shù)語僅是為了描述【具體實(shí)施方式】，而非意圖限制根據(jù)本申請的示例性實(shí)施方式。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式，此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用屬于“包含”和/或“包括”時(shí)，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。
[0037]為了便于描述，在這里可以使用空間相對術(shù)語，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用來描述如在圖中所示的一個(gè)器件或特征與其他器件或特征的空間位置關(guān)系。應(yīng)當(dāng)理解的是，空間相對術(shù)語旨在包含除了器件在圖中所描述的方位之外的在使用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為“在其他器件或構(gòu)造上方”或“在其他器件或構(gòu)造之上”的器件之后將被定位為“在其他器件或構(gòu)造下方”或“在其他器件或構(gòu)造之下”。因而，示例性術(shù)語“在……上方”可以包括“在……上方”和“在……下方”兩種方位。該器件也可以其他不同方式定位(旋轉(zhuǎn)90度或處于其他方位)，并且對這里所使用的空間相對描述作出相應(yīng)解釋。
[0038]正如【背景技術(shù)】中所介紹的，鰭的制作過程中，通過刻蝕工藝刻蝕光刻膠及偽鰭層得到偽鰭的過程中，偽鰭的頂部角損失嚴(yán)重，從而會導(dǎo)致后續(xù)形成的鰭受到損壞，進(jìn)而降低FinFET器件的性能。本申請的申請人針對上述問題進(jìn)行研究，發(fā)現(xiàn)出現(xiàn)上述問題的原因是無定型碳的致密性不強(qiáng)，在形成偽鰭的過程中，會導(dǎo)致偽鰭的