存儲元件及其制造方法
【技術領域】
[0001]本發(fā)明是有關于一種存儲元件及其制造方法，且特別是有關于一種非易失性存儲元件及其制造方法。
【背景技術】
[0002]內(nèi)存可以分為易失性內(nèi)存(Volatile Memory)與非易失性內(nèi)存(Non-VolatileMemory)兩類。易失性內(nèi)存在電源供應中斷后，其內(nèi)存所儲存的數(shù)據(jù)便會消失；而非易失性內(nèi)存即使電源供應中斷，其內(nèi)存所儲存的數(shù)據(jù)并不會消失，重新供電后，就能夠讀取內(nèi)存中的數(shù)據(jù)。因此，非易失性內(nèi)存可廣泛地應用在電子產(chǎn)品，尤其是可攜帶性產(chǎn)品。
[0003]然而，半導體元件為了達到降低成本及簡化制造工藝步驟的需求，將單元區(qū)(CellReg1n)與周邊區(qū)(Periphery Reg1n)的元件整合在同一芯片上已逐漸成為一種趨勢。三重柵氧化層(Triple Gate Oxide)制造工藝則是其中一種能將上述二者整合在同一芯片上的方法。
[0004]目前，三重氧化層可利用氮植入(Nitrogen Implantat1n)的方法來形成，以通過氮來延緩氧化硅的生成，進而控制氧化硅的生成速率，以形成不同厚度的氧化層。雖然，通過氮植入可以有效抑制以爐管氧化法的氧化硅的成長，但是以爐管氧化法的成長速率過慢。若改以濕式氧化制造工藝來成長氧化娃，氮植入并無法有效地抑制氧化娃的成長速率。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種存儲元件及其制造方法，可簡化制造工藝并且降低生產(chǎn)成本。
[0006]本發(fā)明提供一種存儲元件的制造方法，包括提供襯底，此襯底具有第一區(qū)、第二區(qū)以及第三區(qū)。接著，在第一區(qū)的襯底上形成第一柵介電層。在第二區(qū)與第三區(qū)的襯底上形成第二柵介電層。在襯底上依序形成第一導體層與第一介電層。在第一區(qū)與第三區(qū)之間形成穿過第一介電層且延伸至襯底中的第一隔離結構。在襯底上形成緩沖層。然后，依序移除第三區(qū)的緩沖層、第一介電層、第一導體層以及第二柵介電層，以暴露襯底的表面。在第三區(qū)的襯底上形成第三柵介電層。在襯底上依序形成第二導體層以及第二介電層。在第三區(qū)的第二介電層、第二導體層、第三柵介電層以及襯底中形成多個溝渠。在第三區(qū)的襯底上形成多個第二隔離結構，且上述第二隔離結構填滿上述溝渠。之后，移除第一區(qū)與第二區(qū)的緩沖層。
[0007]本發(fā)明提供一種存儲元件，包括襯底、第一柵極結構、第二柵極結構、第三導體層、第三柵介電層、第一隔離結構、多個第二隔離結構以及第三隔離結構。襯底具有第一區(qū)、第二區(qū)以及第三區(qū)。第一柵極結構位于第一區(qū)的襯底上，其中第一柵極結構包括:第一柵介電層位于第一區(qū)的襯底上；以及第一導體層位于第一柵介電層上。第二柵極結構位于第二區(qū)的襯底上，其中第二柵極結構包括:第二柵介電層位于第二區(qū)的襯底上；以及第二導體層位于第二柵介電層上。第三導體層位于第三區(qū)的襯底上。第三柵介電層位于第三區(qū)的襯底與第三導體層之間，其中第三導體層的厚度大于第一導體層的厚度，且第三導體層的厚度大于第二導體層的厚度。第一隔離結構位于第三區(qū)與第一區(qū)之間的襯底中。多個第二隔離結構位于第三區(qū)的襯底中。第三隔離結構覆蓋部分第一隔離結構，且第三隔離結構的底部為階梯狀。
[0008]本發(fā)明另提供一種存儲元件的制造方法，包括提供襯底，此襯底具有第一區(qū)、第二區(qū)以及第三區(qū)。接著，在第一區(qū)的襯底上形成第一柵介電層。在第二區(qū)與第三區(qū)的襯底上形成第二柵介電層。在襯底上依序形成第一導體層、緩沖層以及第一介電層。然后，移除第二區(qū)的部分第一介電層、部分緩沖層、部分第一導體層以及部分第二柵介電層，以暴露襯底的表面。在第二區(qū)的襯底上依序形成第三柵介電層與第二導體層。之后，移除緩沖層。在襯底上依序形成第三導體層與第二介電層。在襯底中形成多個隔離結構，其中多個隔離結構穿過第二介電層延伸至襯底中。
[0009]綜上所述，本發(fā)明提供一種存儲元件及其制造方法，其利用三重柵氧化層制造工藝將單元區(qū)與周邊區(qū)的元件整合在同一芯片上。上述三重柵氧化層制造工藝可相容于現(xiàn)有的高質(zhì)量的濕式氧化制造工藝，以增加高質(zhì)量氧化硅的生成速率，加快整體存儲元件的制造工藝速率，以達到降低生產(chǎn)成本并簡化制造工藝的功效。
[0010]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。
【附圖說明】
[0011]圖1A至圖1R為本發(fā)明的第一實施例的存儲元件的制造流程剖面示意圖；
[0012]圖2A至圖2L為本發(fā)明的第二實施例的存儲元件的制造流程剖面示意圖；
[0013]圖3A至圖3L為本發(fā)明的第三實施例的存儲元件的制造流程剖面示意圖；
[0014]圖4為本發(fā)明的第二實施例的存儲元件的制造流程圖；
[0015]圖5為本發(fā)明的第三實施例的存儲元件的制造流程圖。
[0016]附圖標記說明:
[0017]10:第一隔離結構；
[0018]12、16、126、126c、470、480:掩模層；
[0019]14、14a、14b、19:溝渠;
[0020]18:開口；
[0021]20:第二隔離結構；
[0022]30:第三隔離結構；
[0023]40,50,490:隔離結構；
[0024]100、400:襯底；
[0025]110、510:高壓柵介電層；
[0026]112,560:低壓柵介電層；
[0027]114、122、132、134:導體層;
[0028]116、550:第一介電層；
[0029]118、540:緩沖層；
[0030]120、520:穿隧介電層；
[0031]124、590:第二介電層；
[0032]126a、136:硬掩模層；
[0033]126b:底抗反射層；
[0034]130:柵間介電層；
[0035]140、142:柵極結構；
[0036]144:控制柵；
[0037]200,500:單元區(qū)、第三區(qū)；
[0038]300,600:周邊區(qū)；
[0039]310,610:高壓元件區(qū)、第一區(qū)；
[0040]320,620:低壓元件區(qū)、第二區(qū)；
[0041]410:深阱區(qū)；
[0042]420:第一阱區(qū)；
[0043]430:第一高壓阱區(qū)；
[0044]440、442:第二高壓阱區(qū)；
[0045]444:第二高壓阱區(qū)；
[0046]450:第一低壓講區(qū)；
[0047]460:第二低壓阱區(qū)；
[0048]485、485a、485b:階梯狀開口；
[0049]530:第一導體層；
[0050]570:第二導體層；
[0051]580:第三導體層；
[0052]D1、D2、D3:距離；
[0053]R1、R3:凹陷;
[0054]R2、R4:凹槽；
[0055]S1:第一表面；
[0056]S2:第二表面；
[0057]S201 ?S207、S301 ?S307:步驟。
【具體實施方式】
[0058]圖1A至圖1R為本發(fā)明的第一實施例的存儲元件的制造流程剖面示意圖。
[0059]請參照圖1A，提供襯底100，襯底100的材料例如是選自于由S1、Ge、SiGe, GaP,GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。襯底100也可以是覆硅絕緣(SOI)襯底。上述襯底100包括單元區(qū)200 (可視為第三區(qū))與周邊區(qū)300。周邊區(qū)300包括高壓元件區(qū)310 (可視為第一區(qū))與低壓元件區(qū)320 (可視為第二區(qū))。
[0060]接著，在高壓元件區(qū)310的襯底100上形成高壓柵介電層110 (可視為第一柵介電層)。在低壓元件區(qū)320的襯底100上形成低壓柵介電層112 (可視為第二柵介電層)。在單元區(qū)200的襯底100上形成低壓柵介電層112。高壓柵介電層110與低壓柵介電層112的材料例如是氧化硅層、氮氧化硅層或氮化硅層。高壓柵介電層110的形成方法可以利用局部區(qū)域熱氧化法(LOCOS)。低壓柵介電層112的形成方法可以利用化學氣相沉積法、原位蒸汽生成法(ISSG)、低壓自由基氧化法(LPRO)或爐管氧化法等來形成。在一實施例中，高壓柵介電層110的厚度為30nm至70nm。在一實施例中，低壓柵介電層112的厚度為2nm至 9nm。
[0061]接著，在高壓元件區(qū)310的高壓柵介電層110上、在低壓元件區(qū)320的低壓柵介電層112上以及單元區(qū)200的低壓柵介電層112上依序形成導體層114與第一介電層116。導體層114的材料例如是摻雜多晶硅、非摻雜多晶硅或其組合，其形成方法可以利用化學氣相沉積法。在一實施例中，導體層114的厚度為20nm至50nm