一種制作嵌入式閃存的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造工藝，尤其涉及一種嵌入式閃存的制作方法。
【背景技術(shù)】
[0002]存儲器用于存儲大量數(shù)字信息，最近據(jù)調(diào)查顯示，在世界范圍內(nèi)，存儲器芯片大約占了半導體交易的30 %，多年來，工藝技術(shù)的進步和市場需求催生越來越多高密度的各種類型存儲器，如RAM (隨機存儲器)、SRAM (靜態(tài)隨機存儲器)、DRAM (動態(tài)隨機存儲器)和FRAM(鐵電存儲器)等。其中，閃存存儲器即FLASH，其成為非易失性半導體存儲技術(shù)的主流，即使在供電電源關(guān)閉后仍能保持片內(nèi)信息；在存儲器電可擦除和可重復編程，而不需要特殊的高電壓；閃存存儲器具有成本低、密度大的特點。
[0003]具有兩層多晶硅層的閃存存儲器單元已經(jīng)應用到現(xiàn)有的半導體制作工藝中，該閃存存儲器單元包括有兩個晶體管。該閃存存儲器單元應用到邏輯電路技術(shù)工藝中以形成嵌入式閃存存儲器。嵌入式閃存存儲器包括低壓電路區(qū)域(例如，1.2V和2.5V)，高壓電路區(qū)域(例如，5V)和閃存單元晶體管。閃存單元存儲器包括控制柵極晶體管和選擇柵極晶體管，所述閃存單元存儲器具有兩個晶體管單元。
[0004]由于存儲單元需要實施高壓器件，例如在正常條件下電壓為5V，將高壓器件嵌入到低壓邏輯電路工藝中，對于每個器件的柵極氧化層需要設(shè)計并且改變工藝步驟以滿足高壓電路區(qū)域、低壓電路區(qū)域和閃存單元器件區(qū)域的要求。
[0005]在現(xiàn)有技術(shù)中，如圖1A和IB所示，具有較小幾何尺寸的邏輯電路工藝中嵌入包括有兩層多晶硅層的閃存存儲器，浮置柵極的形成采用自對準工藝再執(zhí)行平坦化工藝(例如，CMP)。在浮置柵極多晶硅頂部的控制柵極和選擇柵極將形成不同的電極厚度。對于每個器件種類的柵極氧化層也需要不同的厚度。
[0006]對于自對準浮置柵極工藝，在高壓電路區(qū)域和閃存單元區(qū)域中的電極多晶硅需要在同一工藝步驟形成，這將需要分別形成厚度不同的柵極氧化層，優(yōu)先沉積形成浮置柵極多晶硅層。閃存單元中的隧穿氧化物層和選擇柵極氧化物層的形成在同一工藝步驟中，閃存單元的柵極氧化物層包括隧穿氧化物層。
[0007]當高電壓電路區(qū)域和閃存單元區(qū)域的柵極氧化物層形成時，通過內(nèi)部多晶硅電介質(zhì)(inter-poly dielectrics)在所述柵極氧化物層上形成浮置柵極多晶娃,高電壓電路區(qū)域形成柵極氧化物層的方法采用傳統(tǒng)的光刻圖案化和刻蝕工藝。
[0008]因此，需要一種新的方法，以解決現(xiàn)有技術(shù)中的問題，在嵌入式閃存存儲器制作工藝中形成的柵極氧化層適用于所有類型的器件結(jié)構(gòu)，提高嵌入式閃存的整體的性能和嵌入式閃存的良品率。

【發(fā)明內(nèi)容】

[0009]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0010]為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提出了一種制作嵌入式閃存的方法，包括:提供半導體襯底，所述半導體襯底具有高壓電路區(qū)域和閃存單元區(qū)域；在所述半導體襯底上依次形成緩沖氧化層和硬掩膜層；刻蝕所述硬掩膜層、所述緩沖氧化層和所述半導體襯底，以形成溝槽；在所述溝槽中填充隔離材料層；去除所述硬掩膜層和所述緩沖氧化層，以露出所述半導體襯底；在露出的所述半導體襯底上形成第一柵極氧化層；去除所述閃存單元區(qū)域中的所述第一柵極氧化層，以露出所述半導體襯底；在所述第一柵極氧化層和露出的所述半導體襯底上形成第二柵極氧化層；在所述第二柵極氧化層上形成柵極材料層；執(zhí)行平坦化工藝，以使所述柵極材料層和所述隔離材料層的頂部齊平；回刻蝕去除部分的所述隔離材料層；在所述半導體襯底上形成介質(zhì)層。
[0011]優(yōu)選地，所述半導體襯底還包括低壓電路區(qū)域，在所述半導體襯底上形成所述介質(zhì)層之后還包括去除所述低壓電路區(qū)域中的所述介質(zhì)層、所述柵極材料層、所述第一柵極氧化層和所述第二柵極氧化層，以露出所述半導體襯底，在露出的所述半導體襯底上形成第三柵極氧化層的步驟。
[0012]優(yōu)選地，還包括在形成所述隔離材料層之后執(zhí)行平坦化工藝以露出所述硬掩膜層的步驟。
[0013]優(yōu)選地，還包括在去除所述硬掩膜層之后執(zhí)行注入工藝以形成阱區(qū)或調(diào)節(jié)溝道閾值電壓的步驟。
[0014]優(yōu)選地，還包括在去除所述低壓電路區(qū)域中的所述介質(zhì)層和所述柵極材料層之后執(zhí)行注入工藝以形成阱區(qū)或調(diào)節(jié)溝道閾值電壓的步驟。
[0015]優(yōu)選地，所述硬掩膜層的材料為氮化硅，所述柵極材料層的材料為多晶硅。
[0016]優(yōu)選地，所述第一柵極氧化層厚度為2nm至25nm。
[0017]優(yōu)選地，所述介質(zhì)層的材料為0N0。
[0018]綜上所述，本發(fā)明提出了一種新型的嵌入式閃存存儲器的制作工藝，根據(jù)本發(fā)明的方法制作的柵極氧化層的結(jié)構(gòu)用于嵌入式閃存存儲器結(jié)構(gòu)的高壓電路區(qū)域、閃存單元區(qū)域和低壓電路區(qū)域，在高壓電路區(qū)域和閃存單元區(qū)域中在形成自對準柵極電極之后執(zhí)行CMP (化學機械研磨)。本發(fā)明的制作工藝分開形成高壓電路區(qū)域和閃存單元區(qū)域中的柵極氧化層。
【附圖說明】
[0019]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0020]圖1Α-1Β為根據(jù)現(xiàn)有技術(shù)制作的嵌入式閃存器件結(jié)構(gòu)的示意圖；
[0021]圖2A-2J為根據(jù)本發(fā)明一個實施方式制作嵌入式閃存器件結(jié)構(gòu)的相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0022]圖3為根據(jù)本發(fā)明一個實施方式制作嵌入式閃存器件結(jié)構(gòu)的工藝流程圖。
【具體實施方式】
[0023]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0024]為了徹底了解本發(fā)明，將在下列的描述中提出詳細的步驟，以便說明本發(fā)明是如何解決現(xiàn)有技術(shù)中的問題。顯然本發(fā)明的較佳實施例詳細的描述如下，然而去除這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0025]應予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復數(shù)形式。此外，還應當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0026]現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0027]在本發(fā)明中為了解決現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明提出了一種新的制作嵌入式閃存存儲器的工藝，通過所述方法以解決現(xiàn)有技術(shù)中存在的弊端。
[0028]下面將結(jié)合圖2A-2J對本發(fā)明所述嵌入式閃存存儲器的制造方法進行詳細描述，圖2A-2J為根據(jù)本實施例制作嵌入式閃存的過程中存儲器的結(jié)構(gòu)截面圖。
[0029]如圖2A所示,提供半導體襯底200，半導體襯底可包括任何半導體材料，此半導體材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs、InAs, InP,以及其它II1- V或I1-VI族化合物半導體。
[0030]將半導體襯底200分為三個區(qū)域，分別為:用于形成邏輯電路柵極結(jié)構(gòu)的第一區(qū)域I，邏輯電路區(qū)域I;用以形成高壓晶體管柵極結(jié)構(gòu)的第二區(qū)域，高壓電路區(qū)域II;用以形成閃存單元選擇晶體管的柵極結(jié)構(gòu)以及存儲單元控制柵極結(jié)構(gòu)的第三區(qū)域III，閃存單元區(qū)域III。需要說明的是，邏輯電路區(qū)域I和高壓電路區(qū)域II在真實布局里都是位于外圍電路區(qū)，因此，邏輯器件位置關(guān)系不受本實施例所提供的圖的限制。
[0031]在半導體襯底200