或邏輯和與非邏輯器件的結(jié)構(gòu)及制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路制造領(lǐng)域，特別是涉及或邏輯和與非邏輯器件的結(jié)構(gòu)及其制作方法。
【背景技術(shù)】
[0002]傳統(tǒng)或門邏輯電路使用6個(gè)MOS(金屬氧化物半導(dǎo)體)晶體管實(shí)現(xiàn)，包括3個(gè)nMOS (η阱溝道金屬氧化物半導(dǎo)體)和3個(gè)pMOS (P型溝道金屬氧化物半導(dǎo)體)，如圖1所示。傳統(tǒng)或門邏輯電路的工作原理是:當(dāng)A和B兩個(gè)輸入端同為低電位“O”時(shí)，輸出端Y為低電位“O”;否則輸出端Y為高電位“I”。
[0003]傳統(tǒng)與非門邏輯電路使用4個(gè)MOS晶體管實(shí)現(xiàn)，包括一個(gè)nMOS和兩個(gè)pMOS，如圖2所示。傳統(tǒng)與非門邏輯電路的工作原理是:當(dāng)A和B兩個(gè)輸入端同為高電位“I”時(shí)，輸出端Y為低電位“O” ；否則輸出端Y為高電位“I”。
[0004]這兩種邏輯電路的缺點(diǎn)是電路結(jié)構(gòu)復(fù)雜，占用芯片面積大，成本高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術(shù)問題是提供一種或邏輯和與非邏輯器件的結(jié)構(gòu)，它電路結(jié)構(gòu)簡單，占用芯片面積小，制作成本低。
[0006]為解決上述技術(shù)問題，本發(fā)明的或邏輯器件的結(jié)構(gòu)，制作在P阱或P型襯底中，P阱或P型襯底接地，上面有兩個(gè)并聯(lián)并緊鄰的門控柵，各自控制其下兩個(gè)相鄰并并聯(lián)的η型導(dǎo)電溝道；在沿著兩個(gè)門控柵交界線的方向上，在門控柵的兩端有高摻雜η型源區(qū)和漏區(qū)，作為兩個(gè)η型導(dǎo)電溝道的引出端；門控柵上各有一個(gè)多晶硅柵極，兩個(gè)多晶硅柵極相互電學(xué)隔離并獨(dú)立弓I出，作為或邏輯的兩個(gè)輸入端。
[0007]本發(fā)明的與非邏輯器件的結(jié)構(gòu)，制作在η阱或η型襯底中，η阱或η型襯底接地，上面有兩個(gè)并聯(lián)并緊鄰的門控柵，各自控制其下兩個(gè)相鄰且并聯(lián)的P型導(dǎo)電溝道；在沿著兩個(gè)門控柵交界線的方向上，在門控柵的兩端有高摻雜P型源區(qū)和漏區(qū)，作為兩個(gè)P型導(dǎo)電溝道的引出端；門控柵上各有一個(gè)多晶硅柵極，兩個(gè)多晶硅柵極相互電學(xué)隔離并獨(dú)立引出，作為與非邏輯的兩個(gè)輸入端。
[0008]本發(fā)明要解決的技術(shù)問題之二是提供上述結(jié)構(gòu)的或邏輯和與非邏輯器件的制作方法。
[0009]為解決上述技術(shù)問題，本發(fā)明的或邏輯或與非邏輯器件的制作方法，步驟包括:
[0010]I)在襯底上用傳統(tǒng)MOS制作工藝形成器件的隔離，以及P阱和η阱；
[0011]2)熱氧化生長第一個(gè)門控柵的氧化層，淀積多晶硅并刻蝕形成第一個(gè)多晶硅柵極；
[0012]3)熱氧化生長第二個(gè)門控柵的氧化層，同時(shí)第一個(gè)多晶硅柵極表面氧化形成兩個(gè)多晶硅柵極的隔離層；
[0013]4)淀積多晶硅并刻蝕形成第二個(gè)多晶硅柵極；
[0014]5)氧化多晶硅柵極側(cè)壁及表面，并完成柵極側(cè)墻以及η型和P型源漏的注入；
[0015]6)用傳統(tǒng)MOS制作工藝形成器件表面的金屬硅化物、通孔及金屬連接工藝，完成器件的制作。
[0016]相對于傳統(tǒng)的或門和與非門邏輯電路，本發(fā)明的或邏輯和與非邏輯器件具有以下優(yōu)點(diǎn)和有益效果:
[0017]1.器件和電路結(jié)構(gòu)相對簡單，在電路版圖上占用的面積略小于2個(gè)標(biāo)準(zhǔn)MOS器件，相對于傳統(tǒng)6M0S的或門和4M0S的與非門結(jié)構(gòu)所占用的面積要小得多，因此節(jié)省了電路面積，提高了電路集成度，降低了成本。
[0018]2.只有兩個(gè)門控柵，因此電路的時(shí)序控制更為簡單。
[0019]3.利用一步熱氧化工藝形成第二個(gè)門控柵的氧化層及兩個(gè)柵極的隔離層，簡化了工藝，并使兩個(gè)多晶硅柵得以緊鄰或者交疊，這樣兩個(gè)柵極控制的兩個(gè)溝道就能夠緊鄰并串聯(lián)，從而減小了兩個(gè)溝道的總長度和電路面積，減小了電路信號(hào)延遲。
【附圖說明】
[0020]圖1是傳統(tǒng)或門邏輯電路結(jié)構(gòu)圖。
[0021]圖2是傳統(tǒng)與非門邏輯電路結(jié)構(gòu)圖。
[0022]圖3是本發(fā)明的或邏輯器件的平面結(jié)構(gòu)示意圖。
[0023]圖4是圖3的器件沿第一橫截面和第二橫截面的剖面結(jié)構(gòu)示意圖。
[0024]圖5-圖9是本發(fā)明的或邏輯器件的基本制作工藝流程示意圖(剖面圖)。
[0025]圖10是對本發(fā)明的或邏輯器件的基本制作工藝流程加以改進(jìn)后，在側(cè)墻10形成時(shí)的器件結(jié)構(gòu)剖面圖(非最終結(jié)構(gòu)圖)。
[0026]圖中附圖標(biāo)記說明如下:
[0027]Α、B:輸入端
[0028]Tl、Τ2、Τ5:pmos
[0029]T3、T4、T6:nM0S
[0030]Y:輸出端
[0031]1:P阱或P型襯底
[0032]2:隔離
[0033]3、4:門控柵
[0034]5、7:多晶硅柵極
[0035]6:柵極側(cè)壁氧化膜
[0036]8、10:側(cè)墻
[0037]9:n型源漏區(qū)
【具體實(shí)施方式】
[0038]為對本發(fā)明的技術(shù)內(nèi)容、特點(diǎn)與功效有更具體的了解，現(xiàn)結(jié)合附圖，詳述如下:
[0039]本發(fā)明的或邏輯器件結(jié)構(gòu)，請參見圖3、4所示。
[0040]或邏輯器件，制作在P阱或者P型襯底中，上面有兩個(gè)并聯(lián)并緊鄰的門控柵，各自控制其下相鄰的η型導(dǎo)電溝道。在沿著兩個(gè)門控柵交界線方向上，在門控柵的兩端各有一個(gè)η型源區(qū)和漏區(qū)。這樣，以源漏作為引出，形成兩個(gè)并聯(lián)的η型溝道。兩個(gè)門控柵上各有一個(gè)多晶硅柵極，兩個(gè)多晶硅柵極間可以間隔、相鄰或相互交疊，但必須是相互電學(xué)隔離，并獨(dú)立弓I出，作為或邏輯的兩個(gè)輸入端。
[0041]該或邏輯器件的工作原理類似于兩個(gè)并聯(lián)的nMOS，兩個(gè)源漏區(qū)一個(gè)作為輸入端，一個(gè)作為輸出端，P型襯底或者P阱接地。當(dāng)兩個(gè)柵極中的一個(gè)或兩個(gè)為高電位時(shí)，會(huì)有一個(gè)或兩個(gè)溝道開啟，溝道導(dǎo)通，輸出高電位；當(dāng)兩個(gè)柵極都為低電位時(shí)，整個(gè)并聯(lián)的溝道完全關(guān)閉，輸出低電位。這樣就實(shí)現(xiàn)了對輸入端電流或信號(hào)的或邏輯開關(guān)控制功能。
[0042]與非邏輯器件的結(jié)構(gòu)和或邏輯器件的結(jié)構(gòu)類似，不同的是與非邏輯器件制作在η阱或者η型襯底上，源漏區(qū)為高摻雜P型。與非邏輯器件的工作原理近似于兩個(gè)并聯(lián)的pMOS,當(dāng)有一個(gè)或者兩個(gè)柵極為低電位時(shí)，會(huì)有一個(gè)或者兩個(gè)P型溝道導(dǎo)通，輸出高電位；當(dāng)兩個(gè)柵極都為高電位時(shí)，溝道關(guān)閉，輸出低電位。這樣就實(shí)現(xiàn)了與非邏