電阻式存儲器及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電阻式存儲器(resistive random-access memory, RRAM)及其制造方法。
【背景技術(shù)】
[0002]非揮發(fā)性存儲器具有存入的數(shù)據(jù)在斷電后也不會消失的優(yōu)點(diǎn)，因此是許多電器產(chǎn)品維持正常操作所必備的存儲元件。目前，電阻式隨機(jī)存取存儲器(resistive randomaccess memory,RRAM)是業(yè)界積極發(fā)展的一種非揮發(fā)性存儲器，其具有寫入操作電壓低、寫入抹除時間短、存儲時間長、非破壞性讀取、多狀態(tài)存儲、結(jié)構(gòu)簡單以及所需面積小等優(yōu)點(diǎn)，在未來個人電腦和電子設(shè)備上極具應(yīng)用潛力。
[0003]然而，在大量生產(chǎn)RRAM之前，仍有許多挑戰(zhàn)亟待克服。其中一個挑戰(zhàn)是RRAM的操作電流-電壓(1-V)特性的變異，所述變異是來自頂電極與底電極之間的多個可能的導(dǎo)電細(xì)絲(filament)形成路徑。較大的電極會產(chǎn)生較多可能的導(dǎo)電細(xì)絲形成路徑，其會增加RRAM操作的1-V特性的變異。為了使這些變異減到最少，最直接的作法就是縮小電極。
[0004]另一方面,傳統(tǒng)RRAM的底電極材料于形成時,常自然地(inherently)在其表面形成柱狀晶的結(jié)構(gòu)，使得后續(xù)電極間介電層沉積時均勻度不佳，影響導(dǎo)電燈絲形成路徑的生成，增加RRAM操作的1-V特性的變異

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術(shù)問題是:提供一種電阻式存儲器及其制造方法，以解決電阻式隨機(jī)存取存儲器的操作電流-電壓特性的變異問題。
[0006]本發(fā)明解決上述問題的方案包括:提供一種電阻式存儲器的制造方法，包括:提供一基底；形成一介電層于基底之上；形成一停止層于介電層上；形成一開口穿過停止層與介電層；形成一底電極于開口之中，其中底電極與停止層共平面(coplanar);沉積一介電層于底電極與停止層之上；沉積一頂電極材料于介電層上；以及圖案化頂電極材料與介電層，以定義出一頂電極以及其下的一電極間介電層，其中頂電極具有一第二表面與底電極的一第一表面相對，且第二表面的面積大于第一表面的面積。
[0007]本發(fā)明實(shí)施例提供一種電阻式存儲器，包括:一基底；一介電層，于基底之上；一停止層，于介電層之上；一開口，穿過停止層與介電層；一底電極，于開口之中，且與停止層共平面；一電極間介電層，于底電極之上且延伸至部分的停止層之上；以及一頂電極，于電極間介電層之上，其中頂電極具有一第二表面與底電極的一第一表面相對，且第二表面的面積大于第一表面的面積。
[0008]通過本發(fā)明可大幅度降低電阻式隨機(jī)存取存儲器的操作電流-電壓特性的變異。
【附圖說明】
[0009]圖1A?圖1H是根據(jù)本發(fā)明實(shí)施例繪示出制造RRAM100的中間階段的剖面示意圖。
[0010]圖2A?圖2E是根據(jù)本發(fā)明另一實(shí)施例繪示出制造RRAM200的中間階段的剖面示意圖。
[0011]主要元件標(biāo)號說明
[0012]100、200 ?RRAM102 ?基底
[0013]112a、250?底電極116a?頂電極
[0014]104、104a?導(dǎo)電層106?介電層
[0015]108?停止層110?開口
[0016]112、230、230a、240、240a?底電極材料114?介電層
[0017]114a?電極間介電層116?頂電極材料
[0018]106a、118?燈絲結(jié)構(gòu)116S?下表面
[0019]112S?上表面220?襯層
【具體實(shí)施方式】
[0020]以下依本發(fā)明的不同特征舉出數(shù)個不同的實(shí)施例。本發(fā)明中特定的元件及安排是為了簡化，但本發(fā)明并不以這些實(shí)施例為限。舉例而言，于第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實(shí)施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件并未直接接觸的實(shí)施例。此外，為簡明起見，本發(fā)明在不同例子中以重復(fù)的元件符號及/或字母表示，但不代表所述各實(shí)施例及/或結(jié)構(gòu)間具有特定的關(guān)系。
[0021]圖1A?圖1H為依據(jù)本發(fā)明第一實(shí)施例所繪示的RRAM100的制造方法的剖面示意圖。請參照圖1A，在一基底102上形成一導(dǎo)電材料104。基底102可為硅基底、鍺化硅基底、碳化娃基底、娃覆絕緣體(silicon-on insulator, SOI)基底、多層(mult1-layered)基底、梯度(gradient)基底、或混成定向(hybrid orientat1n)基底等。在一實(shí)施例中，基底102為一硅晶圓(wafer)。導(dǎo)電材料104例如為鎢、銅、鋁、銀、金、或其他合適的導(dǎo)電材料(例如，摻雜的多晶娃(doped polysilicon))。接著,請參照圖1B,圖案化導(dǎo)電材料104以形成導(dǎo)電層104a。在本發(fā)明實(shí)施例中，可通過進(jìn)行一微影(lithography)與干蝕刻工藝(例如是反應(yīng)式離子蝕刻(reactive 1n etching, RIE))將導(dǎo)電材料104圖案化。
[0022]接著，請參照圖1C，在基底102上方形成介電層106、以及介電層106上方的停止層108。介電層106可包括氧化娃、氮化娃、氮氧化娃、低介電常數(shù)材料(low-kdielectrics)、或其他合適的介電材料。在一些實(shí)施例中，停止層108為含氮的材料，例如，氮化硅、氮氧化娃。介電層106與停止層108的形成方法例如是化學(xué)氣相沉積法(chemical vapordeposit1n, CVD)、方定轉(zhuǎn)涂布法(spin on coating)。
[0023]請參照圖1D，在形成介電層106與停止層108后，形成一貫穿介電層106與停止層108的開口 110。開口 110暴露出部分的導(dǎo)電層104a。形成開口 110的方法可包括干蝕刻工藝，例如RIE。值得注意的是，在進(jìn)行至后續(xù)的步驟前，可選擇性地在開口 110的側(cè)壁與底部上形成一襯層(liner)(未顯示)。
[0024]接著，請參照圖1E，于開口 110中以及停止層上形成一底電極材料112。底電極材料112例如為鈦、氮化鈦、鉬、鎢、鋁、其他合適的電極材料。形成底電極材料的方法例如為物理氣相沉積法(PVD)、原子層沉積(atomic layer deposit1n, ALD)、有機(jī)金屬化學(xué)汽相沈積(metal organic CVD, MOCVD)或其他合適的沉積工藝。
[0025]接著，請參照圖1F，移除部分底電極材料112以于開口 110中形成底電極112a。移除部分底電極材料112的方法例如是以停止層108作為研磨停止層，對底電極材料進(jìn)行一平坦化工藝(如化學(xué)機(jī)械研磨法(CMP))，使底電極112a的上表面112S與停止層108的頂表面共平面(coplanar)。其中，該平坦化工藝還可同時去除襯層(若存在)。有別于傳統(tǒng)的RRAM，本發(fā)明通過在開口 108中形成地底電極材料112，并以停止層108作為研磨停止層進(jìn)行一平坦化工藝，能有效地于底電極112a上形成平坦的的上表面112S，進(jìn)而提升后續(xù)電極間介電層與頂電極的均勻度，避免傳統(tǒng)RRAM于底電極表面形成的柱狀晶結(jié)構(gòu)的問題，大幅減少RRAM操作的1-V特性的變異。
[0026]請參照圖1G，在形成底電極112a之后，于停止層108與底電極112a的表面上依序形成一介電層114與一頂電極材料116。介電層114可包括氧化娃、氮化娃、氮氧化娃、高介電常數(shù)材料(high-k dielectrics)、或其他合適的介電材料。其中，高介電常數(shù)材料可包括金屬氧化物，例如，L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、等金屬的氧化物。在一實(shí)施例中，介電層114例如為二氧化鉿(Hf02)。頂電極材料116可包括鈦、氮化鈦、鉬、鎢、鋁、或其他合適的電極材料。
[0027]接著，請參照圖1H，圖案化介電層114與頂電極材料116，以分別定義出電極間介電層114a與頂電極116a，即完成RRAM100的制作。其中，電極間介電層114a與頂電極116a部分延伸至開口 110兩側(cè)的停止層108上。圖案化介電層114與頂電極材料116的方法例如可通過進(jìn)行一微影與干蝕刻工藝(例如RIE)。在本發(fā)明實(shí)施例中，頂電