本實(shí)用新型關(guān)于一種多芯片堆疊封裝結(jié)構(gòu)，尤指一種包含有兩彼此重迭但分隔的芯片的多芯片堆疊封裝結(jié)構(gòu)。

背景技術(shù)：

隨著電子產(chǎn)品的微小化與多功能化，多芯片封裝結(jié)構(gòu)在許多電子產(chǎn)品越來越常見，其系將兩個(gè)或兩個(gè)以上的芯片封裝在單一封裝結(jié)構(gòu)中，以縮減整體體積。常見的多芯片封裝結(jié)構(gòu)系將兩個(gè)以上的芯片彼此并排地設(shè)置于同一基板上，但并排設(shè)置芯片將使得封裝結(jié)構(gòu)的面積隨著芯片數(shù)量的增加而加大。為解決此問題，目前發(fā)展出使用堆疊的方式來配置芯片。然而，當(dāng)兩個(gè)彼此堆疊的芯片為模擬芯片時(shí)，芯片中的模擬電路會(huì)產(chǎn)生彼此干擾，進(jìn)而影響模擬電路的運(yùn)作。

有鑒于此，在避免芯片彼此干擾且防止其于制程中受損的情況下，縮減封裝結(jié)構(gòu)的體積實(shí)為業(yè)界努力的目標(biāo)。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于提供一種多芯片堆疊封裝結(jié)構(gòu)，以在避免芯片彼此干擾的情況下縮減封裝結(jié)構(gòu)的體積。

為達(dá)上述的目的，本實(shí)用新型提供一種多芯片堆疊封裝結(jié)構(gòu)，其包括一載體、一第一芯片堆疊以及一第三芯片。第一芯片堆疊，設(shè)置于載體上，其中第一芯片堆疊包括一第一芯片以及一第二芯片，且第二芯片設(shè)置于第一芯片上。第三芯片設(shè)置于載體上，其中第三芯片于載體的垂直投影方向上與第二芯片重迭，且第三芯片與第二芯片彼此分隔。

附圖說明

圖1繪示本實(shí)用新型第一實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的剖視示意圖。

圖2繪示本實(shí)用新型第二實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的剖視示意圖。

圖3繪示本實(shí)用新型第三實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的剖視示意圖。

圖4繪示本實(shí)用新型第四實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的俯視示意圖。

圖5為沿著圖4的水平方向觀看的側(cè)視示意圖。

圖6繪示本實(shí)用新型第五實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的俯視示意圖。

圖7為沿著圖6的水平方向觀看的側(cè)視示意圖。

圖8繪示本實(shí)用新型第六實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的俯視示意圖。

圖9為沿著圖8的水平方向觀看的側(cè)視示意圖。

符號(hào)說明

100、200、300、400、500、600 多芯片堆疊封裝結(jié)構(gòu)

102 載體 102a 固晶墊

102b 接腳 104、202、602 第一芯片堆疊

106 第三芯片 108 第一芯片

110 第二芯片 112 接墊

204 第四芯片 302 第三芯片堆疊

304 第五芯片 402 第六芯片

502 第二芯片堆疊 504、506 芯片

604 第七芯片 606 第八芯片

S1 第一間隔 S2 第二間隔

W1 第一焊線 W2 第二焊線

W3 第三焊線 W4 第四焊線

W 焊線 HD 水平方向

VD 垂直投影方向

具體實(shí)施方式

為使熟悉本實(shí)用新型所屬技術(shù)領(lǐng)域的普通技術(shù)人員能更進(jìn)一步了解本實(shí)用新型，下文特列舉本實(shí)用新型的實(shí)施例，并配合所附圖式，詳細(xì)說明本實(shí)用新型的構(gòu)成內(nèi)容及所欲達(dá)成的功效，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不悖離本實(shí)用新型的精神下進(jìn)行各種修飾與變更。另須注意的是，以下圖式均為簡(jiǎn)化的示意圖式，而僅以示意方式說明本實(shí)用新型的基本構(gòu)想，遂圖式中僅顯示與本實(shí)用新型有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀與尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可隨需求作變更，且組件布局型態(tài)可更為復(fù)雜。

請(qǐng)參閱圖1。本實(shí)施例所提供的多芯片堆疊封裝結(jié)構(gòu)100包括載體102、第一芯片堆疊104以及第三芯片106。載體102可用于承載第一芯片堆疊104與第三芯片106，并用于提供電連接接點(diǎn)將第一芯片堆疊104與第三芯片106電性連接至外界。于本實(shí)施例中，載體102可為導(dǎo)線架(leadframe)，并包括彼此分隔的固晶墊102a與接腳102b，其中固晶墊102a用于設(shè)置芯片，且接腳102b可作為電連接至外界的接點(diǎn)。但本實(shí)用新型并不以此為限，載體102亦可為載板，例如電路板(circuit board)。此外，本實(shí)用新型的芯片也可稱為晶粒(die)，且可為已封裝晶?；蛭捶庋b晶粒。舉例而言，已封裝晶粒可為經(jīng)過晶圓級(jí)封裝所形成的晶粒，而未封裝晶粒則可為直接對(duì)形成有電路的晶圓進(jìn)行切割之后的晶粒。

第一芯片堆疊104設(shè)置于載體102的固晶墊102a上，并包含有一第一芯片108以及一第二芯片110，其中第二芯片110設(shè)置于第一芯片108上。于本實(shí)施例中，第二芯片110可直接固晶于第一芯片108上并與第一芯片108接觸，且第二芯片110的一部分突出于第一芯片108的外側(cè)，而與第一芯片108在垂直載體102上表面的垂直投影方向VD上不重迭。熟悉本實(shí)用新型所屬技術(shù)領(lǐng)域的普通技術(shù)人員應(yīng)可透過一般力學(xué)得知第二芯片110突出部分與未突出部分的比例，在此不多贅述。進(jìn)一步而言，第一芯片108與第二芯片110可分別包括多個(gè)接墊112，分別位于第一芯片108與第二芯片110的上表面。第一芯片108的接墊112可被露出，且在垂直投影方向VD上與第二芯片110不重迭。

第三芯片106設(shè)置于載體102的固晶墊102a上，與第一芯片108相鄰，且第三芯片106與第一芯片108之間在平行載體102上表面的水平方向HD上具有第一間隔S1。第一間隔S1的大小可由固晶機(jī)臺(tái)的精密度來決定，在此不多贅述。于本實(shí)施例中，第一芯片108可為存儲(chǔ)器芯片，例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，且第二芯片110與第三芯片106可分別為專用集成電路(application-specific integrated circuit，ASIC)，例如模擬芯片，但不以此為限。于另一實(shí)施例中，第二芯片與第三芯片也可為不同類型的芯片，例如第二芯片為模擬芯片，且第三芯片為存儲(chǔ)器芯片，但不限于此。

值得說明的是，第三芯片106于垂直投影方向VD上與第二芯片110重迭。由于第一芯片108的厚度大于第三芯片106的厚度，因此在第一芯片108上的第二芯片110系與第三芯片106彼此分隔，并與第三芯片106之間具有第二間隔S2。換句話說，第三芯片106雖與第二芯片110重迭，但并未與第二芯片110接觸。透過本實(shí)施例中第二芯片110與第三芯片106間的第二間隔S2，可降低或甚至避免兩者之間的信號(hào)干擾，且在成型制程中可避免第二芯片110與第三芯片106因壓力而產(chǎn)生破裂，進(jìn)而提升制作良率。除此之外，由于第三芯片106在垂直投影方向VD上可與第二芯片110重迭，因此載體102在水平方向HD上設(shè)置芯片的范圍可不受限于第二芯片110的大小，進(jìn)而可有效地縮減多芯片堆疊封裝結(jié)構(gòu)100在水平方向HD上的大小。并且，由于一般封裝結(jié)構(gòu)在總厚度上有一定的限制，因此為了在固定的高度下容納更多的芯片數(shù)量，芯片需被磨得更薄，使得芯片容易受損，本實(shí)施例透過此配置方式可讓多芯片堆疊封裝結(jié)構(gòu)100充分利用水平方向HD與垂直投影方向VD上的空間，使具有相同尺寸的載體102可再容納更多的芯片，并降低芯片受損率。再者，由于第一芯片108、第二芯片110與第三芯片106在運(yùn)作時(shí)均會(huì)發(fā)熱，因此透過第一芯片堆疊104與第三芯片106間不接觸的設(shè)計(jì)，可有助于分別將第一芯片堆疊104與第三芯片106個(gè)自產(chǎn)生的熱疏散，并降低兩者所產(chǎn)生的熱加成。此第二間隔S2在垂直投影方向VD上可大于2.5密爾(Mil)，較佳地大于3密爾，以有助于在進(jìn)行成型制程中封裝膠體流入第三芯片106與第一芯片堆疊104之間的第一間隔S1與第二間隔S2，進(jìn)而避免氣泡產(chǎn)生于多芯片堆疊封裝結(jié)構(gòu)100中，以提升可靠度。舉例而言，第一芯片108與第二芯片110的厚度均為10密爾，且第三芯片106的厚度為5密爾。

于本實(shí)施例中，第一芯片108、第二芯片110與第三芯片106系透過打線的方式來達(dá)到彼此之間的電連接，但本實(shí)用新型不限于此，亦可透過其他方式達(dá)成，例如覆晶接合的方式。本實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)100可選擇性另包括第一焊線W1、第二焊線W2以及第三焊線W3。第一焊線W1連接于第二芯片110與第三芯片106之間，第二焊線W2連接于第二芯片110與第一芯片108之間，且第三焊線W3連接于第一芯片110與第三芯片106之間。值得說明的是，透過第二芯片110與第三芯片106重迭的配置方式，除了可縮減多芯片堆疊封裝結(jié)構(gòu)100在水平方向HD上的大小之外，還可降低連接于第二芯片110與第三芯片106之間的第一焊線W1的長(zhǎng)度，藉此可縮小第一焊線W1的電阻值，進(jìn)而可提升第二芯片110與第三芯片106之間的傳輸速率，以改善整體多芯片堆疊封裝結(jié)構(gòu)100的指令周期。于另一實(shí)施例中，多芯片堆疊封裝結(jié)構(gòu)100可包括第一焊線W1、第二焊線W2或第三焊線W3中的至少一者。此外，本實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)100可選擇性另包括多條焊線W，分別連接于第二芯片110與固晶墊102a以及接腳102b之間，用以將第一芯片108、第二芯片110與第三芯片106電性連接至外界。于另一實(shí)施例中，亦可有焊線連接于第一芯片108與固晶墊102a及/或接腳102b之間及/或第三芯片106與固晶墊102a及/或接腳102b之間，但不限于此，焊線W的連接可依據(jù)第一芯片108、第二芯片110與第三芯片106的功能與設(shè)計(jì)來決定。

于本實(shí)施例中，多芯片堆疊封裝結(jié)構(gòu)100可另包括封裝膠體(圖未示)，將第一芯片堆疊104、第三芯片106與固晶墊102a密封于其中，用以保護(hù)芯片與焊線。

本實(shí)用新型的多芯片堆疊封裝結(jié)構(gòu)并不以上述實(shí)施例為限。為了便于比較第一實(shí)施例與其他實(shí)施例之間的相異處并簡(jiǎn)化說明，在下文的其他實(shí)施例中使用相同的符號(hào)標(biāo)注相同的組件，且主要針對(duì)各實(shí)施例之間的相異處進(jìn)行說明，而不再對(duì)重復(fù)部分進(jìn)行贅述。

請(qǐng)參閱圖2。相較于第一實(shí)施例，本實(shí)施例的第一芯片堆疊202可為三個(gè)以上的芯片堆疊。于本實(shí)施例中，多芯片堆疊封裝結(jié)構(gòu)200的第一芯片堆疊202可另包括一第四芯片204，設(shè)置于第二芯片110與第一芯片108的間。第四芯片204可于垂直投影方向VD上與第三芯片106重迭，以充分利用水平方向HD上的空間。于另一實(shí)施例中，第三芯片106亦可不與第四芯片204重迭。

請(qǐng)參閱圖3，其繪示本實(shí)用新型第三實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的剖視示意圖。如圖3所示，相較于第二實(shí)施例，多芯片堆疊封裝結(jié)構(gòu)300可另包括至少一第五芯片304，設(shè)置于第三芯片106與載體102的間，以與第三芯片106構(gòu)成第三芯片堆疊302。本實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)300的第一芯片堆疊202可與第三芯片堆疊302重迭，且第一芯片堆疊202不與第三芯片堆疊302接觸。具體而言，于本實(shí)施例中，第五芯片304可于垂直投影方向VD上與第二芯片110以及第四芯片204重迭，但本實(shí)用新型并不以此為限。于另一實(shí)施例中，第五芯片304可僅于第二芯片110重迭。于又一實(shí)施例中，第五芯片304可在第三芯片106與第二芯片110重迭的情況下不與第二芯片110以及第四芯片204重迭。于再一實(shí)施例中，多芯片堆疊封裝結(jié)構(gòu)300亦可另包括至少一芯片，堆疊于第三芯片106上，使得第二芯片110可與第三芯片堆疊302重迭。于再一實(shí)施例中，多芯片堆疊封裝結(jié)構(gòu)300亦可包括另一芯片或芯片堆疊，與第三芯片106重迭且不與第三芯片106接觸。

請(qǐng)參閱圖4與圖5，其分別繪示本實(shí)用新型第四實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的俯視示意圖與側(cè)視示意圖。相較于第一實(shí)施例，本實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)400的第二芯片110可與多個(gè)芯片重迭。具體而言，多芯片堆疊封裝結(jié)構(gòu)400可另包括至少一第六芯片402，設(shè)置于載體102上，第六芯片402于垂直投影方向VD上與第二芯片110重迭，且第六芯片402的厚度小于第一芯片108的厚度，使得第六芯片402與第二芯片110可彼此分隔。舉例而言，第六芯片402的厚度可小于第三芯片106的厚度，但不限于此，亦可大于或等于第三芯片106的厚度。此外，多芯片堆疊封裝結(jié)構(gòu)400可另包括第四焊線W4，連接于第六芯片402與第二芯片110之間。于本實(shí)施例中，第六芯片402、第一芯片108與第三芯片106可分別為存儲(chǔ)器芯片，且第二芯片110可為模擬芯片。透過本實(shí)施例的配置，不僅可縮短連接于第二芯片110與第三芯片106以及第六芯片402之間的焊線W1、W4長(zhǎng)度，以提升運(yùn)作效率之外，還可在提升散熱效率的情況下縮減多芯片堆疊封裝結(jié)構(gòu)400在水平方向HD上的大小。于另一實(shí)施例中，多芯片堆疊封裝結(jié)構(gòu)400亦可另包括焊線W，連接于第六芯片402與第三芯片106之間及/或連接于第六芯片402與第一芯片108之間。于又一實(shí)施例中，與第二芯片110重迭的第三芯片106與第六芯片402亦可不與第二芯片110電連接，使第一芯片堆疊104與第三芯片106以及第六芯片402的組合可分別用于執(zhí)行不同的功能。

請(qǐng)參閱圖6與圖7，其分別繪示本實(shí)用新型第五實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的俯視示意圖與側(cè)視示意圖。相較于第一實(shí)施例，本實(shí)施例的第三芯片106可與多個(gè)芯片堆疊重迭。具體而言，多芯片堆疊封裝結(jié)構(gòu)500可另包括至少一第二芯片堆疊502，設(shè)置于載體102上。第二芯片堆疊502可包括至少兩個(gè)芯片504、506依序堆疊，且第二芯片堆疊502的芯片506于垂直投影方向VD上與第三芯片106重迭，且第二芯片堆疊502與第三芯片106彼此分隔。

請(qǐng)參閱圖8與圖9，其分別繪示本實(shí)用新型第六實(shí)施例的多芯片堆疊封裝結(jié)構(gòu)的俯視示意圖與側(cè)視示意圖。相較于第一實(shí)施例，本實(shí)施例的第一芯片108上可設(shè)置多個(gè)芯片。具體而言，多芯片堆疊封裝結(jié)構(gòu)600的第一芯片堆疊602可另包括至少一第七芯片604，設(shè)置于第一芯片108上。于本實(shí)施例中，多芯片堆疊封裝結(jié)構(gòu)600可選擇性另包括一第八芯片606，設(shè)置于載體102上，并于垂直投影方向VD上與第七芯片604重迭，以充分利用第七芯片604與載體102之間的空間，且第八芯片606的厚度小于第一芯片108的厚度，使第七芯片604與第八芯片606彼此分隔。