本實(shí)用新型涉及一種四方扁平無(wú)外引腳(QFN，quad flat no-lead)導(dǎo)線(xiàn)架，特別是涉及一種預(yù)成形封裝導(dǎo)線(xiàn)架。

背景技術(shù)：

參閱圖1，現(xiàn)有四方扁平無(wú)外引腳(QFN，quad flat no-lead)導(dǎo)線(xiàn)架結(jié)構(gòu)，大都是先借由塊體蝕刻(bulk etching)方式，將一選自銅、鐵鎳合金，或銅系合金為材料構(gòu)成的金屬片蝕刻移除不必要的部分后，而形成一導(dǎo)線(xiàn)架1。該導(dǎo)線(xiàn)架1具有多條縱向及橫向排列且彼此間隔的連接支架11，及多個(gè)由任兩相鄰且彼此相交的橫向及縱向排列的連接支架11共同界定出的導(dǎo)線(xiàn)架單元12。每一個(gè)該導(dǎo)線(xiàn)架單元12具有一芯片座13，及多條自該連接支架11朝向該芯片座13延伸的引腳14。當(dāng)要利用前述該導(dǎo)線(xiàn)架1進(jìn)行芯片封裝時(shí)，一般是先將一半導(dǎo)體芯片(圖未示)貼合于該芯片座13的頂面，然后進(jìn)行打線(xiàn)、封裝后，再沿一預(yù)切割線(xiàn)(如圖1所示的假想線(xiàn))將所述引腳14切割，讓所述引腳14彼此電性獨(dú)立進(jìn)行，而得到單粒封裝晶粒結(jié)構(gòu)。

配合參閱圖2，而另一種QFN封裝方式，則是業(yè)界稱(chēng)為GQFN(grid quad flat no-lead)封裝方式。其是先借由塊體蝕刻將一金屬片10蝕刻移除不必要的部分后，于該金屬片10的其中一表面形成一與圖1所示的導(dǎo)線(xiàn)架單元12的結(jié)構(gòu)雷同的線(xiàn)路圖案121，接著先將一半導(dǎo)體芯片15貼合于該芯片座13的頂面，然后進(jìn)行打線(xiàn)封裝，形成導(dǎo)線(xiàn)16與封裝該芯片15與所述導(dǎo)線(xiàn)16的封裝層17后，再將封裝有該半導(dǎo)體芯片15的金屬片10進(jìn)行背蝕刻，于該金屬片10反向該半導(dǎo)體芯片15的表面蝕刻形成與該線(xiàn)路圖案121對(duì)應(yīng)的電連接線(xiàn)路圖案122，然后于該電連接線(xiàn)路圖案122的間隙形成一絕緣層18后，再進(jìn)行切單(dicing)，而得到單粒封裝的封裝晶粒。前述GQFN制程因?yàn)榈谝淮挝g刻形成的線(xiàn)路圖案121僅在金屬片10表面，因此，所述引腳14可各自獨(dú)立，而不需存在如圖1所示的連接支架11連接，故，當(dāng)以GQFN封裝方式得到的封裝芯片進(jìn)行切單時(shí)，其切割位置(如圖2箭頭所示位置)僅會(huì)切割到封裝材料不會(huì)切割到金屬材料。然而，此封裝方式因?yàn)槭窍葘⒃摪雽?dǎo)體芯片15封裝后再進(jìn)行第二蝕刻，因此，于蝕刻過(guò)程中對(duì)該半導(dǎo)體芯片15的影響無(wú)法預(yù)期。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于提供一種方便使用并可用于簡(jiǎn)化后續(xù)封裝切割制程的分離式預(yù)成形封裝導(dǎo)線(xiàn)架。

本實(shí)用新型的分離式預(yù)成形封裝導(dǎo)線(xiàn)架，包含多個(gè)導(dǎo)線(xiàn)架單元，及一預(yù)成形膠層。

所述導(dǎo)線(xiàn)架單元由導(dǎo)電材料構(gòu)成，彼此電性隔離不相連接并成數(shù)組間隔排列，每一個(gè)導(dǎo)線(xiàn)架單元具有至少一個(gè)芯片座，及多條各自電性獨(dú)立的引腳，該芯片座具有一用于與一半導(dǎo)體芯片連接的頂面，該每一條引腳具有一朝向該芯片座的頂面延伸并與該芯片座成一間隙的引腳部且該引腳部的頂面與該芯片座的頂面齊平，及自該每一條引腳部相對(duì)遠(yuǎn)離該芯片座的一側(cè)向下延伸并可用于對(duì)外電連接的電連接部。

該預(yù)成形膠層位于所述導(dǎo)線(xiàn)架單元間的間隙及該每一個(gè)導(dǎo)線(xiàn)架單元的所述引腳部、所述電連接部與該芯片座的間隙，該預(yù)成形膠層具有一與所述芯片座的頂面相鄰的第一面，及一反向該第一面的第二面，其中，每一個(gè)芯片座及每一條引腳部的頂面自該第一面露出，該每一個(gè)芯片座反向該頂面的底面及該每一個(gè)電連接部反向該引腳部的表面會(huì)自該第二面露出，且所述芯片座的頂面與該預(yù)成形膠層的第一面及所述引腳部的表面齊平，共同構(gòu)成一平坦的表面。

較佳地，本實(shí)用新型所述的分離式預(yù)成形封裝導(dǎo)線(xiàn)架，其中，該預(yù)成形膠層具有一自該第一面朝向該第二面形成的第一成型膠膜，及一自該第二面朝向第一面形成的第二成型膠膜，且該第一、二成型膠膜的材料可為相同或不同。

較佳地，本實(shí)用新型所述的分離式預(yù)成形封裝導(dǎo)線(xiàn)架，該分離式預(yù)成形封裝導(dǎo)線(xiàn)架還包含一金屬層，該金屬層形成于所述芯片座及所述電連部自該第二面外露的表面。

本實(shí)用新型的有益的效果在于：借由提供一種分離式預(yù)成形封裝導(dǎo)線(xiàn)架，令該分離式預(yù)成形封裝導(dǎo)線(xiàn)架的每一個(gè)導(dǎo)線(xiàn)架單元可不需借由現(xiàn)有金屬支撐架的連接，各自分離并電性獨(dú)立，而可更易于后續(xù)封裝、切單的制程使用。

附圖說(shuō)明

圖1是說(shuō)明傳統(tǒng)QFN導(dǎo)線(xiàn)架結(jié)構(gòu)的示意圖；

圖2是說(shuō)明傳統(tǒng)GQFN的封裝制作流程示意圖；

圖3是說(shuō)明本實(shí)用新型分離式預(yù)成形封裝導(dǎo)線(xiàn)架的一第一實(shí)施例的俯視示意圖；

圖4是圖3中4-4割線(xiàn)的剖視圖；

圖5是說(shuō)明說(shuō)明該第一實(shí)施例的引腳為多排的示意圖；

圖6是說(shuō)明本實(shí)用新型該第一實(shí)施例的控制器為滾軸，且還具有固定桿的局部剖視示意圖；

圖7說(shuō)明該步驟91的流程示意圖；

圖8是以圖7中8-8割線(xiàn)的剖視結(jié)構(gòu)輔助說(shuō)明該步驟92-94的流程示意圖；

圖9是說(shuō)明利用該第一實(shí)施例的分離式預(yù)成形封裝導(dǎo)線(xiàn)架進(jìn)行半導(dǎo)體芯片封裝后，切單前的剖視結(jié)構(gòu)示意圖；

圖10是說(shuō)明該第二實(shí)施例制得的分離式預(yù)成形封裝導(dǎo)線(xiàn)架的剖視示意圖；

圖11是說(shuō)明該第二實(shí)施例的文字步驟流程圖。

具體實(shí)施方式

下面結(jié)合附圖及實(shí)施例對(duì)本實(shí)用新型進(jìn)行詳細(xì)說(shuō)明。在本實(shí)用新型被詳細(xì)描述前，應(yīng)當(dāng)注意在以下的說(shuō)明內(nèi)容中，類(lèi)似的組件是以相同的編號(hào)來(lái)表示。

參閱圖3、4，本實(shí)用新型分離式預(yù)成形封裝導(dǎo)線(xiàn)架200(見(jiàn)圖8)的一實(shí)施例是可用于進(jìn)行半導(dǎo)體芯片封裝。該分離式預(yù)成形封裝導(dǎo)線(xiàn)架200具有多個(gè)導(dǎo)線(xiàn)架單元2，及一預(yù)成形膠層3。

所述導(dǎo)線(xiàn)架單元2是由銅、銅系合金或鐵鎳合金等至少一種導(dǎo)電材料構(gòu)成，彼此電性隔離不相連接并成數(shù)組間隔排列。定義多條沿Y方向及X方向間隔排列的第一、二預(yù)切割道301、302，所述第一、二預(yù)切割道301、302即分別位于任兩相鄰的導(dǎo)線(xiàn)架單元2間，也就是說(shuō)，任兩相鄰并相交的第一、二預(yù)切割道301、302會(huì)定義出一個(gè)導(dǎo)線(xiàn)架單元2。每一個(gè)導(dǎo)線(xiàn)架單元2具有一個(gè)芯片座21，及多條各自電性獨(dú)立自鄰近所述第一、二預(yù)切割道301、302的邊緣朝向該芯片座21周緣延伸并與該芯片座21成一間隙的引腳22。

詳細(xì)的說(shuō)，該芯片座21具有一用于與一半導(dǎo)體芯片連接的頂面211，及一反向該頂面211的底面212，每一條引腳22具有一朝向該芯片座21的頂面211延伸并與該芯片座21成一間隙的引腳部221，且該引腳部221的頂面222與該芯片座21的頂面211齊平，及自該引腳部221遠(yuǎn)離該芯片座21的一側(cè)向下延伸并可用于對(duì)外電連接的電連接部223。要說(shuō)明的是，圖3中是以該每一個(gè)導(dǎo)線(xiàn)架單元2包含一個(gè)芯片座21為例，然而，實(shí)際實(shí)施時(shí)，所述導(dǎo)線(xiàn)架單元2也可以分別具有多個(gè)芯片座21，并不以此數(shù)量為限。此外，圖3中是以所述引腳22為自彼此相對(duì)的第一預(yù)切割道301、朝向該芯片座21延伸，而形成單排引腳為例，然而實(shí)際實(shí)施時(shí)，所述引腳22可以分別自所述第一、二預(yù)切割道301、302定義出的范圍內(nèi)，由任意位置朝向該芯片座21延伸，例如，所述引腳22可如圖5所示由不同位置延伸，而形成多排(圖5以2排為例)引腳。

該預(yù)成形膠層3是由環(huán)氧樹(shù)脂等高分子封裝材料構(gòu)成，位于所述導(dǎo)線(xiàn)架單元2間的間隙及該每一個(gè)導(dǎo)線(xiàn)架單元2的所述引腳部221、所述電連接部223與該芯片座21的間隙。該預(yù)成形膠層3具有一與所述芯片座21的頂面211相鄰的第一面31，及一反向該第一面31的第二面32，其中，該每一個(gè)芯片座21的頂面211及該每一條引腳部221的頂面222自該第一面31露出，該每一個(gè)芯片座21反向該頂面211的底面212及該每一個(gè)電連接部223反向該引腳部221的表面會(huì)自該第二面32露出，且所述芯片座21的頂面211與該預(yù)成形膠層3的該第一面31及所述引腳部221的頂面222齊平，共同構(gòu)成一平坦的表面。

配合參閱圖6-8，前述該分離式預(yù)成形封裝導(dǎo)線(xiàn)架200制作方法，是先進(jìn)行一第一蝕刻步驟91，將一導(dǎo)電基片100不必要的部分蝕刻移除，得到一導(dǎo)線(xiàn)架半成品。

該導(dǎo)電基片100具有預(yù)計(jì)用于連接半導(dǎo)體芯片的一第一表面101及與該第一表面101相對(duì)的一第二表面102，并于該導(dǎo)電基片100定義多條彼此間隔并以該Y方向及X方向排列的第一、二分隔島103、104，且所述第一、二分隔島103、104即為對(duì)應(yīng)如圖3所示的第一、二預(yù)切割道301、302的位置。要說(shuō)明的是導(dǎo)電基片100可以是由一單層的導(dǎo)電材料，例如銅、銅系合金或鐵鎳合金等構(gòu)成，也可以是由多層導(dǎo)電材料層疊，例如于銅片上鍍鎳層再鍍鈀層，而形成具有銅/鎳/鈀三層結(jié)構(gòu)，并不需要特別加以限制。于本實(shí)施例中，該導(dǎo)電基片100是以單層，且厚度為1.0-1.5mm的銅片為例說(shuō)明。

該第一蝕刻步驟91是自該導(dǎo)電基片100的該第一表面101向下蝕刻移除對(duì)應(yīng)所述第一、二分隔島103、104位置及其余不需要的導(dǎo)電材料，形成一不穿過(guò)該第二表面102的第一蝕刻槽105，而得到一于該第一表面101具有預(yù)定的導(dǎo)電線(xiàn)路圖案的導(dǎo)線(xiàn)架半成品200A。該導(dǎo)線(xiàn)架半成品200A具一導(dǎo)電基部201、多個(gè)自該導(dǎo)電基部201向上的上芯片部202及多個(gè)與所述上芯片部202成一間隙的引腳部221，且所述引腳部221與所述上芯片部202借由該第一蝕刻槽105彼此分隔。其中，該導(dǎo)電基部201的底面即為該第二表面102，所述上芯片部202反向該導(dǎo)電基部201的表面即為用于與一半導(dǎo)體芯片連接的面。較佳地，該第一蝕刻槽105的深度，不超過(guò)該第一表面101到第二表面102距離的一半，而為了可更精確的控制該導(dǎo)電線(xiàn)路圖案的蝕刻精度，更佳地，該第一蝕刻槽105的深度為控制在不大于0.5mm。

接著，進(jìn)行一第一封膠步驟92，將該導(dǎo)線(xiàn)架半成品200A夾設(shè)于一模具(圖未示)中，用模注方式于該第一蝕刻槽105填注一選自環(huán)氧樹(shù)脂等絕緣高分子的高分子封裝材料，并控制讓該高分子封裝材料不會(huì)覆蓋所述上芯片部202及引腳部221反向該導(dǎo)電基部201的表面，接著將該成形封裝材料固化，形成一第一成形膠膜106。

然后，進(jìn)行一第二蝕刻步驟93，將前述形成該第一成形膠膜106的導(dǎo)線(xiàn)架半成品200A自該第二表面102(即該導(dǎo)電基部201的底面)進(jìn)行蝕刻，將該導(dǎo)電基部201對(duì)應(yīng)該第一蝕刻槽105位置的導(dǎo)電材料蝕刻移除至該第一成形膠膜106露出并同時(shí)將對(duì)應(yīng)所述引腳部221及上芯片部202的部分導(dǎo)電材料移除，而形成一第二蝕刻槽107及多個(gè)分別與相對(duì)應(yīng)的所述上芯片部202及所述引腳部221連接的下芯片部203及電連接部223，且所述下芯片部203及電連接部223借由該第二蝕刻槽107彼此分隔。配合參閱圖3，此時(shí)，對(duì)應(yīng)所述第一、二預(yù)切割道301、302位置的導(dǎo)電材料已均被移除，而每一個(gè)對(duì)應(yīng)連接的上芯片部202及下芯片部203共同構(gòu)成該如圖3所示的該芯片座21；且每一個(gè)對(duì)應(yīng)連接的引腳部221及電連接部223共同構(gòu)成可對(duì)外電連接的該引腳22。

最后再進(jìn)行一第二封膠步驟94，于該第二蝕刻槽107填注一高分子封裝材料形成一第二成形膠膜108，即可得到如圖3所示的分離式預(yù)成形封裝導(dǎo)線(xiàn)架200。

詳細(xì)地說(shuō)，該第二封膠步驟94系將前述形成該第二蝕刻槽107的該導(dǎo)線(xiàn)架半成品200A夾設(shè)于一模具(圖未示)中，用模注方式于該第二蝕刻槽107填注一選自環(huán)氧樹(shù)脂等絕緣高分子的高分子封裝材料，并控制令該高分子封裝材料不覆蓋所述電連接部223及下芯片部203反向所述引腳部221及上芯片部202的表面，接著將該高分子封裝材料固化，形成該第二成形膠膜108，該第一、二成形膠膜106、108會(huì)彼此接合共同構(gòu)成該預(yù)成型膠層3，即可完成該分離式預(yù)成形封裝導(dǎo)線(xiàn)架200的制作。要說(shuō)明的是，該第一、二成形膠膜106、108所選用的高分子封裝材料可為相同或不同，僅需選擇彼此兼容性佳的高分子絕緣材料即可，并不需特別加以限制。

此外，要說(shuō)明的是，也可視實(shí)際制程需求而不實(shí)施該第二封膠步驟94。當(dāng)未實(shí)施該第二封膠步驟94時(shí)，最終形成的該預(yù)成形膠層3則會(huì)僅具有該第一成形膠膜106。

本實(shí)用新型利用該第一蝕刻步驟91，先將該導(dǎo)電基材100進(jìn)行淺蝕刻而形成導(dǎo)電線(xiàn)路圖案，因此可更精準(zhǔn)的控制蝕刻形成的導(dǎo)電線(xiàn)路圖案(如引腳部221)的精度，而得到質(zhì)量較佳的導(dǎo)電線(xiàn)路圖案。此外，因?yàn)樵摰谝弧⒍g刻步驟91、93，已將原對(duì)應(yīng)位在所述第一、二預(yù)切割道301、302位置的導(dǎo)電材料完全蝕刻移除，因此，最終制得的該分離式預(yù)成形封裝導(dǎo)線(xiàn)架200的每一個(gè)導(dǎo)線(xiàn)架單元2彼此均為電性隔離，且于對(duì)應(yīng)所述第一、二預(yù)切割道301、302的位置并無(wú)導(dǎo)電(金屬)材料，而僅存在高分子封裝材料。

參閱圖9，當(dāng)后續(xù)利用該分離式預(yù)成形封裝導(dǎo)線(xiàn)架200進(jìn)行該半導(dǎo)體芯片W的貼合、打線(xiàn)及封裝后，即可先分別針對(duì)選取的該導(dǎo)線(xiàn)架單元2的封裝晶粒進(jìn)行單獨(dú)的電性測(cè)試；且最后要沿所述第一、二預(yù)切割道301、302進(jìn)行切單(dicing)時(shí)(圖9箭頭為顯示沿所述第一預(yù)切割道301進(jìn)行切單)，因僅會(huì)切割到高分子材料而不會(huì)切割到金屬材料，而可更易于切割并避免切割刀具磨損。

參閱圖10，本實(shí)用新型分離式預(yù)成形封裝導(dǎo)線(xiàn)架200的一第二實(shí)施例，其結(jié)構(gòu)與該第一實(shí)施例大致相同，不同處在于該第二實(shí)施例在所述芯片座21及所述電連接部223自該第二面32露出的表面，及/或是于所述引腳部221及所述芯片座21自該第一面31露出的部分頂面222、211還會(huì)形成一金屬層4。該金屬層4可為單層或多膜層結(jié)構(gòu)，且材料可選自鎳、鈀、銀或金等金屬，可用于提升后續(xù)與其它電路板電連接、焊錫或是打線(xiàn)制程的可靠度。圖10中僅顯示所述芯片座21及所述電連接部223自該第二面32露出的表面具有該金屬層4為例作說(shuō)明。

參閱圖11，該第二實(shí)施例的制備方法與該第一實(shí)施例大致相同，不同處在于該第二封膠步驟94實(shí)施后還需進(jìn)一步進(jìn)行一金屬層形成步驟95，利用化鍍方式或?yàn)R鍍等鍍膜方式，以于在所述芯片座21及所述電連接部223自該第二面32露出的表面，及/或是于所述引腳部221及所述芯片座21自該第一面31露出的部分頂面222、211形成該金屬層4。由于前述該化鍍或?yàn)R鍍等制程的相關(guān)參數(shù)及鍍膜材料的選擇為本技術(shù)領(lǐng)域所知悉，故不再多加贅述。

當(dāng)利用該第二實(shí)施例的分離式預(yù)成形封裝導(dǎo)線(xiàn)架200進(jìn)行半導(dǎo)體芯片的封裝時(shí)，由于所述引腳22的電連接部223于反向所述芯片座21用于對(duì)外電連接的表面已先預(yù)鍍?cè)摻饘賹?，因此，可直接利用該金屬層4與其它電路板(圖未示)進(jìn)行電連接或焊錫，而更增加使用便利性。

綜上所述，本實(shí)用新型該分離式預(yù)成形封裝導(dǎo)線(xiàn)架200利用分段蝕刻及封裝，而讓經(jīng)由蝕刻形成的每一個(gè)導(dǎo)線(xiàn)架單元2可不需借由傳統(tǒng)金屬支撐架(如圖1所示的連接支架11)的連接，各自分離并電性獨(dú)立，而可更易于后續(xù)封裝、切單的制程。此外，借由進(jìn)一步形成金屬層4，還可直接利用該金屬層4與其它電路板進(jìn)行電連接或焊錫，而更增加使用便利性，故確實(shí)可達(dá)成本實(shí)用新型的目的。