本發(fā)明涉及半導體芯片制造領域，更具體涉及功率器件及其制作方法。

背景技術(shù)：

垂直雙擴散場效應晶體管(VDMOS)的漏源兩極分別在器件的兩側(cè)，使電流在器件內(nèi)部垂直流通，增加了電流密度，改善了額定電流，單位面積的導通電阻也較小，是一種用途非常廣泛的功率器件。垂直雙擴散場效應晶體管(VDMOS)的最重要的性能參數(shù)就是工作損耗，工作損耗可以分為導通損耗，截止損耗和開關損耗三部分。其中導通損耗由導通電阻決定，截止損耗受反向漏電流大小影響，開關損耗是指器件開關過程中寄生電容充放電帶來的損耗。為了滿足功率器件適應高頻開關應用的要求，降低功率器件的開關損耗，提高器件的工作效率，具有重要的意義。

開關損耗的大小由寄生電容大小決定，寄生電容可以分為柵源電容、柵漏電容和源漏電容三部分。其中柵漏電容對器件的開關損耗影響最大，柵漏電容形成于柵極和漏極之間，如圖1所示，柵漏電容可以分為氧化層電容和耗盡層電容兩部分，如何在降低氧化層電容的同時不影響器件其他性能是現(xiàn)有技術(shù)中沒有解決的問題。

技術(shù)實現(xiàn)要素：

(一)要解決的技術(shù)問題

本發(fā)明要解決的技術(shù)問題是如何在保證功率器件性能的同時，降其柵漏電容。

(二)技術(shù)方案

為了解決上述技術(shù)問題，本發(fā)明提供了一種功率器件，所述功率器件包括：

襯底；

外延層，位于所述襯底上，所述外延層由下到上包括第一外延層和第二外延層；所述外延層包括多個溝槽，每個所述溝槽的底部均位于所述第一外延層，并且每個所述溝槽的側(cè)邊和底邊設置有氧化層，所述溝槽中填充有多晶硅，在每個所述溝槽的側(cè)壁，所述氧化層從下到上包括第一厚度區(qū)和第二厚度區(qū)，所述第一厚度區(qū)的厚度大于所述第二厚度區(qū)的厚度，并且所述第一厚度區(qū)低于所述第二外延層的底部；

多個介質(zhì)層，每個所述介質(zhì)層與所述溝槽內(nèi)多晶硅的上表面以及所述氧化層的上表面接觸；

金屬層，所述金屬層覆蓋所述介質(zhì)層及所述第二外延層的上表面。

優(yōu)選地，所述第一外延層的載流子類型和所述第二外延層的載流子類型不同。

一種功率器件的制作方法，所述方法包括以下步驟：

S1、在襯底上制備外延層，所述外延層從下到上包括第一外延層以及第二外延層；

S2、在所述外延層形成多個溝槽，每個所述溝槽的底部均位于所述第一外延層，在所述溝槽的底部和側(cè)壁形成氧化層，所述側(cè)壁上的所述氧化層從下到上包括第一厚度區(qū)和第二厚度區(qū)，所述第一厚度區(qū)的厚度大于所述第二厚度區(qū)的厚度，并且所述第一厚度區(qū)低于所述第二外延層的底部；

在所述多個溝槽中填充多晶硅；

S3、在所述溝槽上表面形成介質(zhì)層；

S4、在所述介質(zhì)層以及所述第二外延層的上表面形成金屬層。

優(yōu)選地，所述步驟S2具體包括以下步驟：

S21、在所述外延層中通過刻蝕形成多個所述溝槽；

S22、在所述溝槽的底部和側(cè)壁形成氧化層，并且位于所述側(cè)壁上 的所述氧化層低于所述第二外延層的底部；

S23、在所述第二外延層的表面和每個所述溝槽中制備連續(xù)的氧化層，在所述側(cè)壁上形成所述第一厚度區(qū)和第二厚度區(qū)；

S24、在所述氧化層上形成多晶硅；

S25、進行刻蝕，使不設置有溝槽的所述第二外延層的表面以及與所述第二外延層的表面平齊的所述氧化層和多晶硅露出。

優(yōu)選地，所述步驟S22具體包括以下步驟：

S221、在所述第二外延層的表面和每個所述溝槽中制備連續(xù)的氧化層；

S222、在所述氧化層上形成多晶硅；

S223、進行刻蝕，使所述溝槽底部的氧化層和所述溝槽側(cè)壁的氧化層露出，并且所述側(cè)壁上的所述氧化層低于所述第二外延層的底部。

優(yōu)選地，所述步驟S21中，利用光刻膠作為掩膜刻蝕所述溝槽。

優(yōu)選地，所述第一外延層的載流子和所述第二外延層的載流子類型不同。

優(yōu)選地，所述步驟S223中，利用干法刻蝕對所述多晶硅和氧化層進行刻蝕。

優(yōu)選地，所述襯底為硅片。

(三)有益效果

本發(fā)明提供了功率器件及其制作方法，本發(fā)明將與襯底連接的外延層中的氧化層厚度增加，有效減小了氧化層側(cè)壁的寄生電容，進而顯著減小了功率器件的柵漏電容，降低了功率器件的導通損耗，同時不會影響功率器件的其他性能。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些 附圖獲得其他的附圖

圖1是現(xiàn)有技術(shù)中功率器件的結(jié)構(gòu)示意圖；

圖2是現(xiàn)有技術(shù)中垂直雙擴散場效應晶體管的結(jié)構(gòu)示意圖；

圖3是本發(fā)明的一種功率器件的制作方法流程圖；

圖4是利用本發(fā)明的方法中步驟S21刻蝕溝槽后的功率器件的結(jié)構(gòu)示意圖；

圖5是利用本發(fā)明的方法中步驟S221形成氧化層后的功率器件的結(jié)構(gòu)示意圖；

圖6是利用本發(fā)明的方法中步驟S222形成多晶硅后的功率器件的結(jié)構(gòu)示意圖；

圖7是利用本發(fā)明的方法中步驟S223形成氧化層后的功率器件的結(jié)構(gòu)示意圖；

圖8是利用本發(fā)明的方法中步驟S23第二次形成氧化層后的功率器件的結(jié)構(gòu)示意圖；

圖9是利用本發(fā)明的方法中步驟S24第二次填充多晶硅后的功率器件的結(jié)構(gòu)示意圖；

圖10是利用本發(fā)明的方法中步驟S25進行刻蝕后的功率器件的結(jié)構(gòu)示意圖；

圖11是利用本發(fā)明的方法中步驟S3形成介質(zhì)層以及S4形成金屬層后的功率器件的結(jié)構(gòu)示意圖。

具體實施方式

下面結(jié)合附圖和實施例對本發(fā)明作進一步詳細描述。以下實施例用于說明本發(fā)明，但不能用來限制本發(fā)明的范圍。

圖1是現(xiàn)有技術(shù)中功率器件的結(jié)構(gòu)示意圖，圖2是現(xiàn)有技術(shù)中垂直雙擴散場效應晶體管的結(jié)構(gòu)示意圖，所述垂直雙擴散場效應晶體管除所述有源區(qū)9以外，還包括分壓區(qū)域10、截止環(huán)11以及劃片道12；現(xiàn)有的功率器件包括襯底1、第一外延層2、第二外延層3、氧化層4、多晶硅5、介質(zhì)層6以及金屬層7，其中，氧化層的側(cè)壁在長度方向上 寬度相等，這種結(jié)構(gòu)的氧化層產(chǎn)的寄生電容造成了很大開關消耗。

本發(fā)明公開了一種功率器件，所述功率器件包括：襯底1；外延層，位于所述襯底1上，所述外延層由下到上包括第一外延層2和第二外延層3；所述外延層包括多個溝槽，每個所述溝槽的底部均位于所述第一外延層2，并且每個所述溝槽的側(cè)邊和底邊設置有氧化層4，所述溝槽中填充有多晶硅5，在每個所述溝槽的側(cè)壁，所述氧化層從下到上包括第一厚度區(qū)和第二厚度區(qū)，所述第一厚度區(qū)的厚度大于所述第二厚度區(qū)的厚度，并且所述第一厚度區(qū)低于所述第二外延層的底部；多個介質(zhì)層6，每個所述介質(zhì)層6與所述溝槽內(nèi)多晶硅5的上表面以及所述氧化層4的上表面接觸；金屬層7，所述金屬7層覆蓋所述介質(zhì)層6及所述第二外延層3的上表面。

所述襯底1的工作載流子類型與所述第一外延層2的工作載流子類型相同，所述第二外延層3的工作載流子與所述第一外延層2的工作載流子不同，即若襯底1為N型襯底，則第一外延層2為N型外延層，第二外延層3為P行外延層；若襯底1為P型襯底，則第一外延層2為P型外延層，第二外延層3為N行外延層；所述襯底1與漏極短接；所述多晶硅5與柵極短接，所述金屬層7與源極短接。

溝槽底部在所述第一外延2層范圍內(nèi)，但不與襯底1接觸，避免由于襯底電壓高，造成器件擊穿。所述襯底1優(yōu)選為硅片。

本發(fā)明還公開了一種功率器件的制作方法，如圖3所示，所述方法包括以下步驟：

S1、在襯底1上制備外延層，所述外延層從下到上包括第一外延層2以及第二外延層3；

所述襯底1的工作載流子與所述第一外延層2的工作載流子類型相同，所述第二外延層3的工作載流子與所述第一外延層2的工作載流子不同，即若襯底1為N型襯底，則第一外延2層為N型外延層，第二外延層3為P行外延層；若襯底1為P型襯底，則第一外延層2為P型外延層，第二外延層3為N行外延層；所述襯底1與漏極短接；

S2、在所述溝槽的底部和側(cè)壁形成氧化層4，所述側(cè)壁上的所述氧化層從下到上包括第一厚度區(qū)和第二厚度區(qū)，所述第一厚度區(qū)的厚度大于所述第二厚度區(qū)的厚度，并且所述第一厚度區(qū)低于所述第二外延層的底部；在所述多個溝槽中填充多晶硅；

S3、在所述溝槽上表面形成介質(zhì)層6，如圖11所示；

S4、在所述介質(zhì)層以及所述第二外延層的上表面形成金屬層7，所述介質(zhì)層6覆蓋所述多晶硅5的上表面以及所述氧化層2的上表面，用于實現(xiàn)所述多晶硅5與所述金屬層7的絕緣。

使用介質(zhì)刻蝕和金屬填充工藝完成所述介質(zhì)層和所述金屬層形成。

所述多晶硅5與柵極短接，所述金屬層與源極短接。

上述步驟S2具體包括以下步驟：

S21、在所述外延層中通過刻蝕形成多個所述溝槽，如圖4所示；

本步驟中，利用光刻膠作為掩膜刻蝕所述溝槽，溝槽底部在所述第一外延層范圍內(nèi)，但不與襯底接觸，避免由于襯底電壓高，造成器件擊穿；

所述光刻膠，又稱光致抗蝕劑，由感光樹脂、增感劑和溶劑三種主要成分組成的對光敏感的混合液體。感光樹脂經(jīng)光照后，在曝光區(qū)能很快地發(fā)生光固化反應，使得這種材料的物理性能，特別是溶解性、親合性等發(fā)生明顯變化。經(jīng)適當?shù)娜軇┨幚?，溶去可溶性部分，得到所需圖像。在半導體制造中，采用光刻技術(shù)，用于這些步驟的圖形“底片”稱為掩膜(也稱作“掩?！?，其作用是：在硅片上選定的區(qū)域中對一個不透明的圖形模板掩膜，繼而下面的腐蝕或擴散將只影響選定的區(qū)域；

S22、在所述溝槽的底部和側(cè)壁形成氧化層4，并且位于所述側(cè)壁上的所述氧化層4低于所述第二外延層3的底部；

S23、在所述第二外延層3的表面和每個所述溝槽中制備連續(xù)的氧化層4，在所述側(cè)壁上形成所述第一厚度區(qū)和第二厚度區(qū)；本步驟中，通過熱氧化制備氧化層4，如圖8所示；

S24、在所述氧化層4上形成多晶硅5，如圖9所示；

S25、進行刻蝕，使不設置有溝槽的所述第二外延層3的表面以及與所述第二外延層3的表面平齊的所述氧化層4和多晶硅5露出，如圖10所示。

優(yōu)選地，所述步驟S22具體包括以下步驟：

S221、在所述第二外延層3的表面和每個所述溝槽中制備連續(xù)的氧化層4，如圖5所示；本步驟中氧化層通過熱氧化進行制備；

S222、在所述氧化層4上形成多晶硅5，如圖6所示；

S223、進行刻蝕，使所述溝槽底部的氧化層4和所述溝槽側(cè)壁的氧化層4露出，并且所述側(cè)壁上的所述氧化層4低于所述第二外延層3的底部，如圖7所示。

本步驟中，利用干法刻蝕對所述多晶硅和氧化層進行刻蝕，通過調(diào)整干法刻蝕選擇比，使溝槽襯底和第一外延層側(cè)壁的氧化層得以保留。干法刻蝕為：干法刻蝕是用等離子體進行薄膜刻蝕的技術(shù)。當氣體以等離子體形式存在時，它具備兩個特點：一方面等離子體中的這些氣體化學活性比常態(tài)下時要強很多，根據(jù)被刻蝕材料的不同，選擇合適的氣體，就可以更快地與材料進行反應，實現(xiàn)刻蝕去除的目的；另一方面，還可以利用電場對等離子體進行引導和加速，使其具備一定能量，當其轟擊被刻蝕物的表面時，會將被刻蝕物材料的原子擊出，從而達到利用物理上的能量轉(zhuǎn)移來實現(xiàn)刻蝕的目的。因此，干法刻蝕是晶圓片表面物理和化學兩種過程平衡的結(jié)果。

本發(fā)明在傳統(tǒng)VDMOS基礎上，增加位于與襯底連接的外延層范圍內(nèi)的氧化層厚度，減小了側(cè)壁的寄生電容，進而減小了柵漏電容。該方法工藝簡單，僅需在常規(guī)工藝中增加一次刻蝕工藝，能夠顯著降低器件的寄生電容，減小導通損耗，同時對器件的其他性能不會產(chǎn)生影響。

以上實施方式僅用于說明本發(fā)明，而非對本發(fā)明的限制。盡管參照實施例對本發(fā)明進行了詳細說明，本領域的普通技術(shù)人員應當理解， 對本發(fā)明的技術(shù)方案進行各種組合、修改或者等同替換，都不脫離本發(fā)明技術(shù)方案的精神和范圍，均應涵蓋在本發(fā)明的權(quán)利要求范圍當中。