本發(fā)明涉及一種半導(dǎo)體器件(元件，device)，尤其涉及一種于接觸插塞與介電層之間設(shè)置側(cè)壁子的半導(dǎo)體器件。

背景技術(shù)：

近年來(lái)，隨著場(chǎng)效晶體管(field effect transistor,FET)器件尺寸持續(xù)地縮小，已知的平面式(planar)場(chǎng)效晶體管器件的發(fā)展已面臨制程(制造工藝，工藝，process)上的極限。為了克服制程限制，以非平面(non-planar)的場(chǎng)效晶體管器件例如鰭狀場(chǎng)效晶體管(fin field effect transistor,Fin FET)器件來(lái)取代平面晶體管器件已成為目前的主流發(fā)展趨勢(shì)。由于鰭狀場(chǎng)效晶體管器件的立體結(jié)構(gòu)可增加?xùn)艠O與鰭狀結(jié)構(gòu)的接觸面積，因此，可進(jìn)一步增加?xùn)艠O對(duì)于載流子信道(溝道)區(qū)域的控制，從而降低小尺寸器件面臨的漏致勢(shì)壘降低(drain induced barrier lowering,DIBL)效應(yīng)，并可以抑制短溝道效應(yīng)(short channel effect,SCE)。再者，由于鰭狀場(chǎng)效晶體管器件在同樣的柵極長(zhǎng)度下會(huì)具有更寬的溝道寬度，因而可獲得加倍的漏極驅(qū)動(dòng)電流。甚至，晶體管器件的閾值電壓(threshold voltage)亦可通過(guò)調(diào)整柵極的功函數(shù)而加以調(diào)控。

然而，在已知的鰭狀場(chǎng)效晶體管器件制程中，結(jié)合金屬柵極與接觸插塞等器件的制程時(shí)仍因制程上的限制遇到一些瓶頸，例如相互連接的接觸插塞常因接觸孔形成的精準(zhǔn)度不佳而向外突出，造成虎牙(tiger tooth)現(xiàn)象并影響器件的整體電性能表現(xiàn)。因此如何改良現(xiàn)有鰭狀場(chǎng)效晶體管制程與架構(gòu)即為現(xiàn)今一重要課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的較佳實(shí)施例公開(kāi)一種半導(dǎo)體器件，其包含：基底、設(shè)于該基底上的柵極結(jié)構(gòu)、環(huán)繞該柵極結(jié)構(gòu)的層間介電層、設(shè)于該層間介電層內(nèi)的第一接觸插塞、設(shè)于該層間介電層上的第二介電層、設(shè)于該第二介電層中并電連接該第一接觸插塞的第二接觸插塞、以及設(shè)于該第二接觸插塞及該第二介電 層之間的側(cè)壁子。

該半導(dǎo)體器件還可包含：設(shè)于該層間介電層上的第一介電層；設(shè)于該層間介電層及該第一介電層中的該第一接觸插塞；設(shè)于該第一介電層上的停止層；以及設(shè)于該停止層及該第二介電層中的該第二接觸插塞。

該第一介電層及該第二介電層可包含氧化硅。

該停止層可包含氮化硅。

該側(cè)壁子可選自氧化硅、氮化硅、氮氧化硅及氮碳化硅。

本發(fā)明的另一實(shí)施例公開(kāi)一種半導(dǎo)體器件，其包含：基底、設(shè)于該基底上的柵極結(jié)構(gòu)、環(huán)繞該柵極結(jié)構(gòu)的層間介電層、設(shè)于該層間介電層內(nèi)的第一接觸插塞、設(shè)于該層間介電層上的第二介電層、設(shè)于該第二介電層中并電連接該第一接觸插塞和該柵極結(jié)構(gòu)的第二接觸插塞、以及設(shè)于該第二接觸插塞及該第二介電層之間的側(cè)壁子。

該半導(dǎo)體器件還可包含：設(shè)于該層間介電層上的第一介電層；設(shè)于該層間介電層及該第一介電層中的該第一接觸插塞；設(shè)于該第一介電層上的停止層；以及設(shè)于該停止層、該第一介電層及該第二介電層中的該第二接觸插塞。

該第一介電層及該第二介電層可包含氧化硅。

該停止層可包含氮化硅。

該側(cè)壁子可選自氧化硅、氮化硅、氮氧化硅及氮碳化硅。

該半導(dǎo)體器件還可包含截頭側(cè)壁子，其設(shè)于該第二介電層中并設(shè)于該第一接觸插塞及該柵極結(jié)構(gòu)之間。

附圖說(shuō)明

圖1至圖3為本發(fā)明的較佳實(shí)施例的制作半導(dǎo)體器件的方法示意圖。

圖4至圖7為本發(fā)明的另一實(shí)施例的制作半導(dǎo)體器件的制程示意圖。

具體實(shí)施方式

請(qǐng)參照?qǐng)D1至圖3，圖1至圖3為本發(fā)明的較佳實(shí)施例的制作半導(dǎo)體器件的方法示意圖。如圖1所示，首先提供基底12，例如硅基底或絕緣體上硅(硅覆絕緣)(SOI)基板，其上可定義有晶體管區(qū)，例如PMOS晶體管區(qū)或NMOS晶體管區(qū)?；?2上具有至少一鰭狀結(jié)構(gòu)14及一絕緣層(圖未示出)，其中鰭狀結(jié)構(gòu)14的底部被絕緣層例如氧化硅所包覆而形成淺溝槽隔離，且 部分的鰭狀結(jié)構(gòu)14上另外分別設(shè)有多個(gè)(復(fù)數(shù)個(gè))柵極結(jié)構(gòu)16、18、20、22。需注意的是，本實(shí)施例雖以四個(gè)柵極結(jié)構(gòu)為例，但柵極結(jié)構(gòu)的數(shù)量并不局限于此，而是可視制程需求任意調(diào)整。

鰭狀結(jié)構(gòu)14的形成方式可以包括先形成圖案化掩模(圖未示出)于基底12上，再經(jīng)過(guò)蝕刻制程，將圖案化掩模的圖案轉(zhuǎn)移至基底12中。接著，對(duì)應(yīng)于三柵極晶體管器件及雙柵極鰭狀晶體管器件結(jié)構(gòu)特性的不同，可選擇性去除或留下圖案化掩模，并利用沉積、化學(xué)機(jī)械研磨(chemical mechanical polishing,CMP)及回蝕刻制程而形成環(huán)繞鰭狀結(jié)構(gòu)14底部的淺溝槽隔離。除此之外，鰭狀結(jié)構(gòu)14的形成方式還可以是先制作圖案化硬掩模層(圖未示出)于基底12上，并利用磊晶(外延)制程于被圖案化硬掩模層暴露的基底12上生長(zhǎng)出半導(dǎo)體層，此半導(dǎo)體層即可作為相對(duì)應(yīng)的鰭狀結(jié)構(gòu)14。同樣地，還可以選擇性去除或留下圖案化硬掩模層，并通過(guò)沉積、CMP及回蝕刻制程形成淺溝槽隔離以包覆住鰭狀結(jié)構(gòu)14的底部。另外，當(dāng)基底12為絕緣體上硅(SOI)基板時(shí)，則可利用圖案化掩模來(lái)蝕刻基底上的半導(dǎo)體層，并停止于此半導(dǎo)體層下方的底氧化層以形成鰭狀結(jié)構(gòu)，故可省略前述制作淺溝槽隔離的步驟。

柵極結(jié)構(gòu)16、18、20、22的制作方式可依據(jù)制程需求以先柵極(gate first)制程、后柵極(gate last)制程之先柵極介電層(high-k first)制程以及后柵極制程之后柵極介電層(high-k last)制程等方式制作完成。以本實(shí)施例的先柵極介電層制程為例，可先于鰭狀結(jié)構(gòu)14上形成較佳包含高介電常數(shù)介電層與多晶硅材料所構(gòu)成的虛置柵極(圖未示出)，然后于虛置柵極側(cè)壁形成側(cè)壁子24。接著于側(cè)壁子24兩側(cè)的鰭狀結(jié)構(gòu)14和/或基底12中形成源極/漏極區(qū)域26及/或磊晶層28、選擇性地于源極/漏極區(qū)域26及/或磊晶層的表面形成金屬硅化物(圖未示出)、形成接觸孔蝕刻停止層30以覆蓋虛置柵極，并形成層間介電層32于接觸孔蝕刻停止層30上。

之后可進(jìn)行金屬柵極置換(replacement metal gate)制程，先平坦化部分的層間介電層32及接觸孔蝕刻停止層30，并再將虛置柵極轉(zhuǎn)換為金屬柵極的柵極結(jié)構(gòu)16、18、20、22。金屬柵極置換制程可包括先進(jìn)行選擇性的干蝕刻或濕蝕刻制程，例如利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來(lái)去除虛置柵極中的多晶硅材料以于層間介電層32與側(cè)壁子24中形成凹槽。之后形成至少包含 U型功函數(shù)金屬層34與低阻抗金屬層36的導(dǎo)電層于該凹槽內(nèi)，并再搭配進(jìn)行平坦化制程使U型功函數(shù)金屬層34與低阻抗金屬層36的表面與層間介電層32表面齊平。其中，依先柵極介電層(high-k first)制程或后柵極介電層(high-k last)制程的不同，高介電常數(shù)介電層(圖未示出)的剖面可為一字形或U字形。

在本實(shí)施例中，功函數(shù)金屬層34較佳用以調(diào)整形成金屬柵極的功函數(shù)，使其適用于N型晶體管(NMOS)或P型晶體管(PMOS)。若晶體管為N型晶體管，功函數(shù)金屬層34可選用功函數(shù)為3.9電子伏特(eV)～4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若晶體管為P型晶體管，功函數(shù)金屬層34可選用功函數(shù)為4.8eV～5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數(shù)金屬層34與低阻抗金屬層36之間可包含另一阻擋層(圖未示出)，其中阻擋層的材料可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層36則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由于依據(jù)金屬柵極置換制程將虛置柵極轉(zhuǎn)換為金屬柵極是本領(lǐng)域技術(shù)人員所熟知的技藝，在此不另加贅述。

形成柵極結(jié)構(gòu)16、18、20、22后，可先形成第一介電層38于柵極結(jié)構(gòu)16、18、20、22與層間介電層32上，然后利用光刻及蝕刻制程去除部分第一介電層38、部分層間介電層32及部分接觸孔蝕刻停止層30以形成多個(gè)接觸孔(圖未示出)以暴露出磊晶層28。之后于各接觸孔中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻擋層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層，并搭配進(jìn)行平坦化制程，例如以化學(xué)機(jī)械研磨去除部分金屬材料以分別形成接觸插塞40于各接觸孔內(nèi)并電連接相應(yīng)的源極/漏極區(qū)域26。接著形成停止層42于第一介電層38與各接觸插塞40上。在本實(shí)施例中，第一介電層38與停止層42較佳包含不同的材料，例如第一介電層38較佳包含氧化硅而停止層42包含氮化硅，但不局限于此。

如圖2所示，然后形成第二介電層44于停止層42上，并再利用光刻及蝕刻制程去除部分第二介電層44以形成多個(gè)接觸孔46于相應(yīng)的接觸插塞40 上并暴露出停止層42的表面。接著進(jìn)行例如原子層沉積(atomic layer deposition,ALD)制程以形成材料層于第二介電層44上并將其填入接觸孔46內(nèi)，然后利用蝕刻去除部分第二介電層44表面與部分停止層42表面的材料層以形成側(cè)壁子48于接觸孔46內(nèi)。

隨后如圖3所示，進(jìn)行另一接觸插塞制程，例如先去除部分停止層42，然后于各接觸孔46中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻擋層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層，并搭配進(jìn)行平坦化制程，例如以化學(xué)機(jī)械研磨去除部分金屬材料以分別形成接觸插塞50于各接觸孔46內(nèi)并電連接接觸插塞40。至此即完成本發(fā)明較佳實(shí)施例的半導(dǎo)體器件的制作。

又如圖3所示，本發(fā)明另外公開(kāi)一種半導(dǎo)體器件結(jié)構(gòu)，其主要包含：基底12，設(shè)于基底12上的多個(gè)柵極結(jié)構(gòu)16、18、20、22，環(huán)繞并切齊(齊平)于柵極結(jié)構(gòu)16、18、20、22的層間介電層32，設(shè)于層間介電層32與柵極結(jié)構(gòu)16、18、20、22上的第一介電層38，設(shè)于層間介電層32與第一介電層38中并切齊于第一介電層38的多個(gè)接觸插塞40，設(shè)于第一介電層38上的停止層42，設(shè)于停止層42上的第二介電層44，設(shè)于停止層42與第二介電層44中并分別電連接底下相應(yīng)的各接觸插塞40的多個(gè)接觸插塞50，以及設(shè)于接觸插塞50及第二介電層44之間并位于停止層42上的側(cè)壁子48。在本實(shí)施例中，第一介電層38與第二介電層44較佳由氧化硅所構(gòu)成，停止層42較佳由氮化硅所構(gòu)成，而側(cè)壁子48則較佳包含不同于第二介電層44及停止層42的介電材料，例如可選自氧化硅、氮化硅、氮氧化硅及氮碳化硅，但側(cè)壁子48亦可為包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等類似于前述的阻擋層的導(dǎo)電材料。

請(qǐng)繼續(xù)參照?qǐng)D4至圖7，圖4至圖7為本發(fā)明另一實(shí)施例的制作半導(dǎo)體器件的制程示意圖。如圖4所示，首先依據(jù)前述實(shí)施例中圖1至圖2的制程于基底12上形成包含U型功函數(shù)金屬層34與低阻抗金屬層36的柵極結(jié)構(gòu)20、側(cè)壁子24、源極/漏極區(qū)域26、磊晶層28、接觸孔蝕刻停止層30及層間介電層32等元件。其中為了突顯元件之間的關(guān)系，本實(shí)施例僅以一個(gè)柵極結(jié)構(gòu)20為例進(jìn)行說(shuō)明，但在實(shí)際制程上柵極結(jié)構(gòu)的數(shù)量并不局限于此，而可視制程需求任意調(diào)整。

然后于柵極結(jié)構(gòu)20與層間介電層32上形成第一介電層38，形成接觸插塞40于層間介電層32與第一介電層38中以電連接源極/漏極區(qū)域26，依序形成停止層42與第二介電層44于第一介電層38與接觸插塞40上，以蝕刻去除部分第二介電層44以形成接觸孔，并再形成側(cè)壁子48于接觸孔內(nèi)。

接著形成掩模層，例如依序形成有機(jī)介電層(organic dielectric layer,ODL)52、含硅硬掩模與抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)層54以及圖案化光刻膠56于第二介電層44與側(cè)壁子48上，其中ODL 52較佳填滿側(cè)壁子48之間的接觸孔。

然后如圖5所示，先利用圖案化光刻膠56為掩模進(jìn)行蝕刻制程，去除部分SHB 54及部分ODL 52以暴露出柵極結(jié)構(gòu)20上方的第二介電層44的表面，然后繼續(xù)往下去除位于柵極結(jié)構(gòu)20正上方的部分第二介電層44并停止于停止層42上，其中圖案化光刻膠56與SHB 54可于去除部分第二介電層44時(shí)被消耗完，或者可選擇性地以另一道蝕刻再完全移除圖案化光刻膠56與SHB 54。在本實(shí)施例中，部分位于第二介電層44中且設(shè)于柵極結(jié)構(gòu)20與接觸插塞40之間的側(cè)壁子48較佳于去除圖案化光刻膠56的過(guò)程中被部分去除而形成截頭側(cè)壁子58，使其上表面略低于另一邊的側(cè)壁子48。

如圖6所示，接著以O(shè)DL 52為掩模進(jìn)行另一蝕刻制程，去除位于柵極結(jié)構(gòu)20正上方的部分停止層42及部分第一介電層38并暴露出柵極結(jié)構(gòu)20頂表面，其中截頭側(cè)壁子58較佳于此階段的蝕刻制程中被再次蝕刻而使其高度再次降低。

隨后如圖7所示，進(jìn)行灰化(ash)制程去除ODL 52，并利用另一道蝕刻制程去除接觸插塞40正上方的部分停止層42，以形成開(kāi)口(圖未示出)且同時(shí)暴露出接觸插塞40與柵極結(jié)構(gòu)20的表面。接著于開(kāi)口中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻擋層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層，并搭配進(jìn)行平坦化制程，例如以化學(xué)機(jī)械研磨去除部分金屬材料以形成接觸插塞60且同時(shí)電連接接觸插塞40和柵極結(jié)構(gòu)20。

如圖7中所示，本發(fā)明另外公開(kāi)一種半導(dǎo)體器件結(jié)構(gòu)，其主要包含：基底12，設(shè)于基底12上的柵極結(jié)構(gòu)20，環(huán)繞柵極結(jié)構(gòu)20的層間介電層32，設(shè)于層間介電層32與柵極結(jié)構(gòu)20上的第一介電層38，設(shè)于層間介電層32 與第一介電層38中的接觸插塞40，設(shè)于第一介電層38上的停止層42，設(shè)于停止層42上的第二介電層44，設(shè)于第一介電層38、停止層42與第二介電層44中并電連接底下的接觸插塞40與柵極結(jié)構(gòu)20的接觸插塞60，設(shè)于接觸插塞40與第二介電層44之間的側(cè)壁子48，以及設(shè)于接觸插塞40與柵極結(jié)構(gòu)20之間的截頭側(cè)壁子58。在本實(shí)施例中，第一介電層38與第二介電層44較佳由氧化硅所構(gòu)成，停止層42較佳由氮化硅所構(gòu)成，而側(cè)壁子48與截頭側(cè)壁子58則較佳選自氧化硅、氮化硅、氮氧化硅及氮碳化硅。但不局限于此，側(cè)壁子48與截頭側(cè)壁子58亦可為包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等類似于前述的阻擋層的導(dǎo)電材料。

需注意的是，本實(shí)施例的側(cè)壁子較佳更細(xì)部包含側(cè)壁子48與截頭側(cè)壁子58，其環(huán)繞接觸插塞40正上方的接觸插塞60，其中側(cè)壁子48設(shè)于接觸插塞40與第二介電層44之間且其頂表面約略切齊于第二介電層44的頂表面。截頭側(cè)壁子58則設(shè)于第二介電層44中以及接觸插塞40與柵極結(jié)構(gòu)20之間，其中截頭側(cè)壁子58的頂表面較佳設(shè)于第二介電層44的上下表面之間，甚至低于第二介電層44整體高度的二分之一。

此外，依據(jù)本發(fā)明的又一實(shí)施例，本發(fā)明又可于前述制程中選擇完全去除截頭側(cè)壁子58，使位于第二介電層44中以及接觸插塞40與柵極結(jié)構(gòu)20之間的接觸插塞60直接接觸停止層42，或接觸插塞40與柵極結(jié)構(gòu)20之間不留下任何側(cè)壁子，此實(shí)施例也屬本發(fā)明所涵蓋的范圍。

綜上所述，本發(fā)明主要于層間介電層與柵極結(jié)構(gòu)上方的介電層與接觸插塞之間設(shè)置側(cè)壁子，其中接觸插塞較佳電連接?xùn)艠O結(jié)構(gòu)兩側(cè)的源極/漏極區(qū)域。依據(jù)本發(fā)明較佳實(shí)施例，通過(guò)側(cè)壁子的設(shè)置，或利用側(cè)壁子來(lái)填補(bǔ)原本接觸孔過(guò)大的縫隙，本發(fā)明可改善已知的制作接觸插塞時(shí)因開(kāi)口的精確度不佳而產(chǎn)生虎牙的問(wèn)題。

以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所作的等同變化與修飾，皆應(yīng)屬于本發(fā)明的涵蓋范圍。

主要器件符號(hào)說(shuō)明

12 基底 14 鰭狀結(jié)構(gòu)

16 柵極結(jié)構(gòu) 18 柵極結(jié)構(gòu)

20 柵極結(jié)構(gòu) 22 柵極結(jié)構(gòu)

24 側(cè)壁子 26 源極/漏極區(qū)域

28 磊晶層 30 接觸孔蝕刻停止層

32 層間介電層 34 功函數(shù)金屬層

36 低阻抗金屬層 38 第一介電層

40 接觸插塞 42 停止層

44 第二介電層 46 接觸孔

48 側(cè)壁子 50 接觸插塞

52 有機(jī)介電層 54 含硅硬掩模與抗反射層

56 圖案化光刻膠 58 截頭側(cè)壁子

60 接觸插塞