橫越多個導電柱的平坦化的半導體構(gòu)造和方法
【專利摘要】一些實施例包含一種平坦化方法。橫越半導體襯底且沿著從所述襯底向上延伸的柱而形成襯層。在所述襯層上和所述柱之間形成有機填充材料。形成橫越所述柱和橫越所述襯層和所述填充材料中的一或兩者而延伸的平坦化表面。一些實施例包含一種半導體構(gòu)造，其含有半導體裸片。導電柱延伸穿過所述裸片。所述柱具有位于所述裸片的背側(cè)表面上方的上表面，且具有在所述背側(cè)表面與所述上表面之間延伸的側(cè)壁表面。襯層橫越所述裸片的所述背側(cè)表面且沿著所述柱的所述側(cè)壁表面。導電蓋位于所述柱的所述上表面上，且具有沿著與所述柱的所述側(cè)壁表面鄰近的所述襯層的邊緣。
【專利說明】橫越多個導電柱的平坦化的半導體構(gòu)造和方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及橫越多個導電柱的平坦化的半導體結(jié)構(gòu)和方法。

【背景技術(shù)】
[0002]集成電路裝置(例如存儲器裸片)的商業(yè)生產(chǎn)可涉及在單半導體晶片或其它主體半導體襯底上制造大量相同電路圖案。半導體制造者不斷追求的目標為增大在給定尺寸的半導體襯底上制造的半導體裝置的密度以實現(xiàn)半導體裝置的產(chǎn)率提高和其性能增強。
[0003]用于增大半導體組合件中的半導體裝置的密度的一種方法為產(chǎn)生完全地延伸穿過半導體裸片且具體來說從所述裸片的作用表面延伸到所述裸片的相對背側(cè)表面的通孔(即，穿通孔)。所述通孔可填充有導電材料以形成提供從所述裸片的作用表面到所述裸片的背側(cè)表面的電性路徑的穿過襯底的互連件。所述穿過襯底的互連件可電性耦合到沿著所述裸片的背側(cè)且延伸到所述裸片外部的電路組件的電性接觸件。在一些應(yīng)用中，可將所述裸片并入到一個三維多芯片模塊(3-D MCM)中，且所述裸片外部的電路組件可由另一半導體裸片和/或載體襯底組成。
[0004]已揭示用于形成半導體襯底中的穿過襯底的互連件的各種方法。例如，美國專利第7，855, 140號、第7，626, 269號和第6，943, 106號描述可用于形成穿過襯底的互連件的實例性方法。
[0005]在穿過襯底的互連件的制造期間，會遇到各種問題。例如，穿過襯底的互連件的導電柱可在處理階段于半導體裸片的背側(cè)表面上方延伸，且可期望平坦化所述柱以形成橫越所述柱和裸片而延伸的平坦化表面。然而，所述柱內(nèi)的銅可能在平坦化期間形成膠渣；和/或所述柱可能在平坦化期間傾斜或斷裂。可期望開發(fā)形成穿過襯底的互連件的新方法，其緩解、防止和/或克服常規(guī)處理中遇到的問題?？蛇M一步期望開發(fā)新的穿過襯底的互連架構(gòu)。

【專利附圖】

【附圖說明】
[0006]圖1到7是實例性實施例方法的各種處理階段處的構(gòu)造的一部分的圖解橫截面圖。
[0007]圖1A是圖1的構(gòu)造的俯視圖；其中圖1的視圖沿著圖1A的線1-1。
[0008]圖7A是圖7的構(gòu)造的俯視圖；其中圖7的視圖沿著圖7A的線7-7。
[0009]圖8到12是實例性實施例方法的各種處理階段處的構(gòu)造的一部分的圖解橫截面圖。
[0010]圖12A是圖12的構(gòu)造的俯視圖；其中圖12的視圖沿著圖12A的線12-12。
[0011]圖13到15是實例性實施例方法的各種處理階段處的構(gòu)造的一部分的圖解橫截面圖。
[0012]圖13A是圖13的構(gòu)造的俯視圖；其中圖13的視圖沿著圖13A的線13_13。

【具體實施方式】
[0013]在一些實施例中，本發(fā)明包含用于形成橫越多個導電柱的平坦化表面的方法。所述柱可對應(yīng)于穿過襯底的互連件，且在一些實施例中可包括銅。
[0014]參考圖1到15而描述實例性實施例。
[0015]參考圖1和1A，圖中展示包括延伸到半導體基底12中的多個導電柱20到22的半導體構(gòu)造10。在一些實施例中，基底12可對應(yīng)于半導體裸片。所述裸片具有背側(cè)14和前側(cè)16。集成電路(圖中未展示)可與前側(cè)相關(guān)聯(lián)，且提供虛線17以圖解地說明所述裸片內(nèi)的電路的大致邊界。所述集成電路可包括存儲器(例如NAND、DRAM等等)、邏輯等等。雖然所述集成電路可主要與前側(cè)相關(guān)聯(lián)，但在一些實施例中也可存在與背側(cè)相關(guān)聯(lián)的集成電路。
[0016]背側(cè)具有表面15。柱20到22具有位于背側(cè)表面15上方的頂表面和從所述頂表面延伸到背側(cè)表面15的側(cè)壁表面。例如，圖中展不包括頂表面25和包括從頂表面25延伸到基底12的背側(cè)表面15的側(cè)壁表面23的導電柱20。
[0017]基底也將具有前側(cè)表面，且在一些實施例中，柱20到22可完全穿過裸片，使得所述柱具有沿著裸片的前側(cè)表面的表面。圖1中未說明所述前側(cè)表面。裸片的所述前側(cè)表面可在圖1和IA的處理階段處接合到載體晶片(圖中未展示)以有助于運輸裸片通過處理設(shè)備。
[0018]基底12可包括單晶硅，且可被稱為半導體襯底或半導體襯底的一部分。術(shù)語“半導電襯底”、“半導體構(gòu)造”和“半導體襯底”意指包括半導電材料(其包含(但不限于)主體半導電材料)的任何構(gòu)造，例如半導電晶片(單獨地或位于包括其它材料的組合件中)和半導電材料層(單獨地或位于包括其它材料的組合件中)。術(shù)語“襯底”意指任何支撐結(jié)構(gòu)，其包含(但不限于)上述半導電襯底。
[0019]導電柱20到22可包括任何適合導電組合物或組合物的組合。在一些實施例中，所述柱可包括形成于穿襯底通孔(TSV)內(nèi)的一或多個導電組合物。在一些實施例中，所述柱可包括銅。
[0020]在圖1和IA的所展示實施例中，形成在基底12的背側(cè)表面15上方具有變動距離的柱。暴露柱尺寸的所述不均勻性可例如源自于用于制造柱的處理和/或發(fā)生在柱的表面的研磨期間或之后的總厚度變動(TTV)。在一些實施例中，暴露柱尺寸的變動可大于I微米、大于10微米等等。
[0021]參考圖2，形成橫越表面15且沿著柱20到22的側(cè)壁和頂表面的襯層26。襯層26可包括任何適合組合物或組合物的組合。雖然圖中展示的襯層為單一同質(zhì)組合物，但在一些實施例中，襯層可包括兩個或兩個以上離散材料。例如，襯層可包括氮化硅上的二氧化娃。在一些實施例中，襯層26由無機材料組成。在一些實施例中,襯層包括銅障壁材料,例如包括釕或氧化釕、基本上由釕或氧化釕組成或由釕或氧化釕組成的材料。所述銅障壁材料可與包括銅的柱一起使用，且可緩解或防止原本可從含銅的柱發(fā)生的銅擴散。可單獨地或與二氧化硅和氮化硅中的一或兩者組合地利用含釕材料。相應(yīng)地，在一些實例性實施例中，襯層26包括二氧化硅、氮化硅和釕中的一或多者、基本上由二氧化硅、氮化硅和釕中的一或多者組成或由二氧化硅、氮化硅和釕中的一或多者組成。
[0022]可通過例如包含原子層沉積(ALD)、化學氣相沉積(CVD)和物理氣相沉積(PVD)的任何適合方法而形成襯層26。
[0023]形成具有任何適合厚度的襯層，且將在一些實施例中形成具有小于或等于500納米的厚度的襯層。
[0024]在一些實施例中，可期望在低溫處(即，在小于或等于約200°C的溫度處)形成襯層26以避免負面影響與基底12相關(guān)聯(lián)的電路。在所述實施例中，襯層可包括在小于或等于約200°C的溫度處沉積的氮化硅、基本上由在小于或等于約200°C的溫度處沉積的氮化硅組成或由在小于或等于約200°C的溫度處沉積的氮化硅組成。
[0025]參考圖3，填充材料28形成于襯層26上和柱20到22之間。在所展示實施例中，填充材料提供于柱之間的區(qū)域內(nèi)，但未提供于柱的上方。在其它實施例(例如圖8所展示的實施例)中，可提供達到至少覆蓋柱的若干者的厚度的填充材料。
[0026]填充材料可包括任何適合組合物或組合物的組合，且在一些實施例中可包括一或多個有機(即，含碳)組合物。例如，在一些實施例中，填充材料28可包括光致抗蝕劑、基本上由光致抗蝕劑組成或由光致抗蝕劑組成。
[0027]可提供達到任何適合厚度的填充材料。在一些實施例中，可提供達到從約500納米到約4微米范圍內(nèi)的厚度的填充材料。在一些實施例中，填充材料和襯層的組合厚度可在從約500納米到約5微米的范圍內(nèi)。
[0028]參考圖4，構(gòu)造10經(jīng)受平坦化以形成平坦化表面29?？衫美?例如)化學機械拋光(CMP)等任何適合方法來完成所述平坦化。在所展示實施例中，所述平坦化移除填充材料28 (圖3)，且形成橫越襯層26和柱20到22而延伸的平坦化表面29。在其它實施例(例如(例如)以下參考圖9而描述的實施例)中，平坦化表面可延伸橫越填充材料和柱。
[0029]參考圖5，橫越平坦化表面29形成導電材料30，且于所述導電材料上形成圖案化掩蔽材料31。在一些實施例中，所述導電材料可包括銅，且可用作用于銅的隨后電解生長的晶種材料(例如，材料30可包括鈦和銅的混合物、基本上由鈦和銅的混合物組成或由鈦和銅的混合物組成)。在一些實施例中，圖案化掩蔽材料31可包括經(jīng)光刻圖案化的光致抗蝕劑。
[0030]圖案化掩蔽材料具有于其內(nèi)延伸穿過以分別暴露柱20至22上方的區(qū)域的開口 32至34。
[0031]參考圖6，導電材料36和38形成于開口 32到34內(nèi)。在一些實施例中，材料36可包括生長于導電材料30上的銅、基本上由生長于導電材料30上的銅組成或由生長于導電材料30上的銅組成；且材料38包括鎳或鈀。雖然在所展示實施例中兩個材料36和38形成于開口 32到34內(nèi)，但在其它實施例中單一導電材料可形成于所述開口內(nèi)或兩個以上材料可形成于所述開口內(nèi)。例如，在一些實施例中，鎳和鈀兩者可形成于含銅材料36上。材料36和38可最終并入到凸塊下金屬(UBM)中，且因此，在一些實施例中，材料36和38可包括適合于用在UBM中的常規(guī)組合物。
[0032]材料36和38 —起形成分別位于開口 32到34內(nèi)的堆疊40到42。在所展示實施例中，掩蔽材料31的介入?yún)^(qū)域使所述堆疊彼此間隔開。
[0033]參考圖7和7A，移除掩蔽材料31 (圖6)，且隨后，在材料30的蝕刻期間將堆疊40到42用作為硬掩模。圖7和7A的構(gòu)造可被視為包括多個導電蓋44到46，其包括與堆疊40到42的材料36和38組合的材料30。蓋44到46與柱20到22——對應(yīng)，且可最終對應(yīng)于用于將焊料球或其它布線組件(圖中未展示)與柱電性耦合的UBM。
[0034]蓋44到46可具有任何適合形狀，且圖7A展示其中蓋呈圓形的實施例。
[0035]參考圖8到12而描述用于形成橫越多個導電柱延伸的平坦化表面的另一實例性實施例方法。
[0036]參考圖8，圖中展示類似于以上參考圖3而描述的處理階段的處理階段處的構(gòu)造1a0圖8的構(gòu)造與圖3的構(gòu)造的略微不同點在于:圖中展示填充材料28覆蓋柱21。提供所述差異以說明:在各種實施例中，填充材料28的深度可變動。在一些實施例中，可提供達到與圖3的處理階段處所說明深度相同的圖8的處理階段處的深度的填充材料28，或反之亦然。
[0037]參考圖9，形成橫越構(gòu)造1a的平坦化表面49。可利用例如CMP來形成所述平坦化表面。所述平坦化表面延伸橫越柱20到22和填充材料28。在所展示實施例中，所述平坦化表面也延伸橫越與柱20到22的側(cè)壁鄰近的襯層26的部分。
[0038]參考圖10，相對于襯層26和柱20到22而選擇性移除填充材料28 (圖9)。在一些實施例中，填充材料包括有機組合物(例如光致抗蝕劑)，且利用氧化條件(例如以等離子存在的O2)來相對于襯層26和柱20到22的無機組合物而選擇性移除填充材料。柱20到22的頂部區(qū)域包括平坦化表面49。
[0039]參考圖11，形成橫越襯層26和柱20到22的導電材料30，圖案化掩蔽材料31形成于材料30上，且導電材料36和38形成于延伸穿過掩蔽材料31的開口 32到34內(nèi)。
[0040]參考圖12和12A，圖中展示類似于圖7和7A的處理階段的處理階段處的構(gòu)造10a。已移除掩蔽材料31 (圖11)，且將材料30、36和38并入到多個導電蓋44a到46a中。在一些實施例中，形成直接緊貼襯層26和柱的上表面的材料30(如圖所展示)，且材料36對應(yīng)于電解地生長于材料30上的含銅材料。
[0041]在圖12和12A的所展示實施例中，柱20到22具有對應(yīng)于平坦化表面49的平坦化上表面，且具有從所述平坦化上表面延伸到基底12的背側(cè)表面15的側(cè)壁表面。例如，柱20具有所說明的側(cè)壁表面23。在所展示實施例中，導電材料30直接緊貼柱的上表面，且因此，蓋44a到46a直接緊貼柱的平坦化上表面。蓋44a到46a具有沿著柱的側(cè)壁表面向下延伸的區(qū)域。例如，圖中展示具有沿著柱20的側(cè)壁表面23延伸的區(qū)域50的蓋44a。沿著側(cè)壁的蓋的區(qū)域可被稱為“邊緣”，且在所展示實施例中，襯層26將所述區(qū)域與柱的側(cè)壁表面分離。
[0042]蓋44a到46a可具有任何適合形狀，且圖12A展示其中蓋呈圓形的實施例。
[0043]參考圖13到15而描述用于形成橫越多個導電柱延伸的平坦化表面的另一實例性實施例方法。
[0044]參考圖13和13A，圖中展示圖10的處理階段后的處理階段處的構(gòu)造10b。圖案化電性絕緣材料60形成于襯層26上。所述圖案化電性絕緣材料包括薄區(qū)域63和厚區(qū)域65。所述薄區(qū)域可被視為界定圍繞柱的平坦化上表面49延伸的插入?yún)^(qū)域62。
[0045]材料60可包括任何適合組合物或組合物的組合，且可例如包括聚酰亞胺、基本上由聚酰亞胺組成或由聚酰亞胺組成。在一些實施例中，襯層26包括通過低溫工藝形成的氮化硅。所述氮化硅可具有于其內(nèi)延伸或延伸穿過其的針孔。在所述實施例中，材料60可用于閉塞所述針孔，使得隨后形成的蓋(具體來說，以下參考圖15而描述的蓋44b到46b)的導電材料不直接接觸基底12的半導體材料。
[0046]可利用任何適合方法來圖案化材料60。在一些實施例中，可利用產(chǎn)生光致抗蝕劑掩模(圖中未展示)內(nèi)的階梯式區(qū)域的光刻工藝來在大片材料60上形成所述掩模(例如，“泄漏”標線可用于圖案化所述掩模)，且接著，可用一或多個適當蝕刻來將圖案從所述光致抗蝕劑掩模轉(zhuǎn)移到材料60。這可在材料60內(nèi)形成階梯式區(qū)域,其中所述階梯式區(qū)域的薄部分對應(yīng)于區(qū)域63且所述階梯式區(qū)域的厚部分對應(yīng)于區(qū)域65。接著，可移除所述光致抗蝕劑掩模以留下圖13和13A的構(gòu)造。
[0047]透過材料60而暴露柱20到22的上表面。在一些實施例中，可在形成大片材料60之后且在形成材料60內(nèi)的階梯式區(qū)域之前進行蝕刻和/或平坦化以暴露柱20到22的上表面。
[0048]參考圖14，圖中展示類似于圖11的處理階段的處理階段處的構(gòu)造10b。形成橫越材料60和柱20到22的導電材料30，圖案化掩蔽材料31形成于材料30上，且導電材料36和38形成于延伸穿過掩蔽材料31的開口 32到34內(nèi)。
[0049]參考圖15和15A，圖中展示類似于圖12和12A的處理階段的處理階段處的構(gòu)造10b。已移除掩蔽材料31 (圖14)，且將材料30、36和38并入到多個導電蓋44b到46b中。所述蓋具有沿著柱20的側(cè)壁表面延伸的邊緣(例如，蓋44b的邊緣50沿著柱20的側(cè)壁表面23延伸)；其中在所展示實施例中，襯層26使所述邊緣與柱的側(cè)壁表面分離。
[0050]本文中所描述的實施例的若干者可有利地避免與橫越穿過襯底的互連件(例如類似于圖1到15的柱20到22的互連件)的銅和硅(例如類似于圖1到15的基底12的含硅裸片)兩者的平坦化相關(guān)聯(lián)的現(xiàn)有技術(shù)問題。具體來說，與包括襯層26(圖4的實施例)和/或填充材料28 (圖9的實施例)的暴露表面同時地平坦化柱20到22。因此，如果柱20到22包括在平坦化期間形成膠渣的銅或另一材料，則形成膠渣的導電材料將不會直接緊貼基底12的半導體材料，而是會改為沿著襯層26和/或填充材料28。隨后，可在下伏材料的移除期間移除形成膠渣的導電材料(例如，在圖9和10的實施例中，可在填充材料的移除期間除去橫越填充材料28形成膠渣的任何導電材料)，或如果不會負面影響所得構(gòu)造的性能，則可使形成膠渣的導電材料留在下伏絕緣材料上。
[0051]在一些實施例中，本文中所描述的處理的優(yōu)點可包含:緩解或防止柱研磨銅形成膠渣；緩解或防止與硅干式蝕刻化學處理相關(guān)聯(lián)的問題(例如硫化物形成、非均勻蝕刻速率等等)；能夠在無需研磨成用于穿過襯底的互連件的柱的情況下控制過量柱研磨總厚度變動；和/或利用高精確度步進器來消除處理步驟。
[0052]在一些實施例中，襯層26和/或填充材料28可給柱20到22提供支撐以緩解或防止可發(fā)生在現(xiàn)有技術(shù)工藝(其中無法在橫越類似柱的平坦化期間充分支撐所述柱)中的傾斜、彎曲、斷裂等等。
[0053]在一些實施例中，可將本文中所描述的構(gòu)造并入到混合式存儲器立方(HMC)架構(gòu)中,例如(例如)包括堆疊于邏輯電路上的DRAM電路的架構(gòu)。
[0054]圖式中的各種實施例的特定定向僅供說明性目的，且在一些應(yīng)用中，可相對于所展示定向而旋轉(zhuǎn)實施例。本文中所提供的描述和所附權(quán)利要求書針對具有各種特征之間的所描述關(guān)系的任何結(jié)構(gòu)，不管所述結(jié)構(gòu)是否沿圖式的特定定向或相對于此定向旋轉(zhuǎn)。
[0055]隨附說明的橫截面圖僅展示橫截面的平面內(nèi)的特征，且不展示橫截面的平面后方的材料以簡化圖式。
[0056]當結(jié)構(gòu)在上文中被稱為“在另一結(jié)構(gòu)上”或“緊貼另一結(jié)構(gòu)”時，其可直接位于所述另一結(jié)構(gòu)上或也可存在介入結(jié)構(gòu)。相比來說，當結(jié)構(gòu)被稱為“直接在另一結(jié)構(gòu)上”或“直接緊貼另一結(jié)構(gòu)”時，不存在介入結(jié)構(gòu)。當結(jié)構(gòu)被稱為“連接”或“耦合”到另一結(jié)構(gòu)時，其可直接連接或耦合到所述另一結(jié)構(gòu)，或可存在介入結(jié)構(gòu)。相比來說，當結(jié)構(gòu)被稱為“直接連接”或“直接耦合”到另一結(jié)構(gòu)時，不存在介入結(jié)構(gòu)。
[0057]一些實施例包含橫越延伸到半導體襯底中的多個導電柱的平坦化的方法。形成橫越襯底表面且沿著所述柱的側(cè)壁表面和頂表面的襯層。填充材料形成于所述襯層上和所述柱之間。所述填充材料包括一或多個有機組合物。平坦化表面經(jīng)形成以延伸橫越所述柱和橫越所述襯層和所述填充材料中的一或兩者。
[0058]一些實施例包含平坦化延伸到半導體襯底中的多個導電柱的方法。形成橫越襯底表面且沿著所述柱的側(cè)壁表面和頂表面的襯層。所述襯層包括一或多個無機組合物。填充材料形成于所述襯層上和所述柱之間。所述填充材料包括一或多個有機組合物。平坦化表面經(jīng)形成以延伸橫越所述填充材料和所述柱。在形成所述平坦化表面之后，使用蝕刻來從所述柱之間移除所述填充材料，同時留下沿著所述柱的側(cè)壁表面且橫越所述柱之間的襯底表面的所述襯層。用于移除所述填充材料的蝕刻可例如包括適合的濕式化學處理或適合的干式化學處理，且在一些實施例中可利用氧化劑。
[0059]一些實施例包含平坦化延伸到半導體襯底中的多個導電柱的方法。襯層形成于襯底表面上且沿著所述柱的側(cè)壁表面和頂表面。填充材料形成于所述襯層上和所述柱之間。平坦化表面經(jīng)形成以延伸橫越所述柱和所述襯層。導電材料形成于所述平坦化表面上。導電蓋形成于所述導電材料上。所述導電蓋的形成包括:在所述導電材料上形成圖案化掩模；在所述導電材料上的延伸穿過所述圖案化掩模的開口內(nèi)生長含銅層；在所述圖案化掩模中的所述開口內(nèi)的所述含銅層上形成鎳和鈀中的一或兩者(所述含銅層與鎳和鈀的所述一或兩者一起形成所述導電材料上的間隔開的堆疊)；移除所述圖案化掩模；和從所述堆疊之間的空間移除所述導電材料。
[0060]一些實施例包含半導體構(gòu)造。所述構(gòu)造具有延伸穿過半導體裸片的導電柱。所述柱具有位于所述裸片的背側(cè)表面上方的上表面，且具有在所述裸片的所述背側(cè)表面與所述上表面之間延伸的側(cè)壁表面。襯層沿著所述柱的所述側(cè)壁表面。導電蓋直接緊貼所述柱的上表面，且具有沿著所述柱的側(cè)壁表面且通過所述襯層而與所述側(cè)壁表面間隔的邊緣。
【權(quán)利要求】
1.一種平坦化延伸到半導體襯底中的多個導電柱的方法，所述方法包括: 形成橫越襯底表面且沿著所述柱的側(cè)壁表面和頂表面的襯層； 在所述襯層上和所述柱之間形成填充材料，所述填充材料包括一或多個有機組合物；和 平坦化以形成延伸橫越所述柱和橫越所述襯層和所述填充材料中的一或兩者的平坦化表面。
2.根據(jù)權(quán)利要求1所述的方法，其中所述填充材料包括光致抗蝕劑。
3.根據(jù)權(quán)利要求1所述的方法，其中所述襯底包括半導體裸片；其中所述表面是所述裸片的背側(cè)表面；且其中所述導電柱完全地延伸穿過所述裸片。
4.根據(jù)權(quán)利要求1所述的方法，其中所述平坦化形成延伸橫越所述襯層和所述柱的所述平坦化表面；所述方法進一步包括形成直接緊貼所述柱的所述平坦化表面且與所述柱 對應(yīng)的導電蓋。
5.根據(jù)權(quán)利要求1所述的方法，其中所述平坦化形成延伸橫越所述填充材料和所述柱的所述平坦化表面；所述方法進一步包括:在形成所述平坦化表面之后，從所述柱之間移除所述填充材料，同時留下沿著所述柱的側(cè)壁表面且橫越所述柱之間的所述襯底表面的所述襯層。
6.根據(jù)權(quán)利要求5所述的方法，其中所述填充材料的所述移除包括濕式或干式化學處理。
7.根據(jù)權(quán)利要求5所述的方法，其進一步包括形成直接緊貼所述柱的平坦化上表面且沿著所述柱的所述側(cè)壁表面的導電蓋；沿著所述柱的所述側(cè)壁表面的所述導電蓋的區(qū)域通過所述襯層而與所述側(cè)壁表面間隔開。
8.根據(jù)權(quán)利要求5所述的方法，其進一步包括: 在所述平坦化之后，形成橫越所述襯層的圖案化電性絕緣材料；所述圖案化電性絕緣材料界定圍繞所述柱的平坦化上表面的插入?yún)^(qū)域；和 形成位于所述插入?yún)^(qū)域內(nèi)且直接緊貼所述柱的所述平坦化上表面且沿著所述柱的所述側(cè)壁表面的導電蓋；沿著所述柱的所述側(cè)壁表面的所述導電蓋的區(qū)域通過所述襯層而與所述側(cè)壁表面間隔開。
9.根據(jù)權(quán)利要求8所述的方法，其中所述圖案化電性絕緣材料包括聚酰亞胺。
10.根據(jù)權(quán)利要求8所述的方法，其中所述襯層包括具有在其內(nèi)延伸的一或多個針孔的氮化硅；且其中所述圖案化電性絕緣材料填充所述一或多個針孔。
11.根據(jù)權(quán)利要求1所述的方法，其中所述導電柱包括銅。
12.根據(jù)權(quán)利要求11所述的方法，其中所述襯層包括氮化硅。
13.根據(jù)權(quán)利要求11所述的方法，其中所述襯層包括釕。
14.一種平坦化延伸到半導體襯底中的多個導電柱的方法，所述方法包括: 形成位于襯底表面上且沿著所述柱的側(cè)壁表面和頂表面的襯層；所述襯層包括一或多個無機組合物； 在所述襯層上和所述柱之間形成填充材料；所述填充材料包括一或多個有機組合物； 平坦化以形成延伸橫越所述填充材料和所述柱的平坦化表面；和 在所述平坦化之后，從所述柱之間移除所述填充材料，同時留下沿著所述柱的側(cè)壁表面且橫越所述柱之間的所述襯底表面的所述襯層。
15.根據(jù)權(quán)利要求14所述的方法，其中所述襯底包括半導體裸片；其中所述表面是所述裸片的背側(cè)表面；且其中所述導電柱是完全地延伸穿過所述裸片的含銅柱。
16.根據(jù)權(quán)利要求14所述的方法，其進一步包括: 形成直接緊貼所述柱的平坦化上表面且直接緊貼沿著所述柱的所述側(cè)壁表面的所述襯層的導電材料；和 在所述導電材料上生長銅以在所述柱的所述平坦化上表面上形成導電蓋。
17.根據(jù)權(quán)利要求14所述的方法，其進一步包括: 在所述平坦化之后，形成橫越所述襯層的圖案化電性絕緣材料；所述圖案化電性絕緣材料界定圍繞所述柱的平坦化上表面的插入?yún)^(qū)域； 形成直接緊貼所述柱的平坦化上表面且直接緊貼沿著所述柱的所述側(cè)壁表面的所述襯層的導電材料；和 在所述導電材料上生長銅以在所述柱的所述平坦化上表面上形成導電蓋。
18.一種橫越延伸到半導體襯底中的多個導電柱的平坦化方法，所述方法包括: 形成橫越襯底表面且沿著所述柱的側(cè)壁表面和頂表面的襯層； 在所述襯層上和所述柱之間形成填充材料； 平坦化以形成延伸橫越所述柱和所述襯層的平坦化表面； 在所述平坦化表面上形成導電材料；和 在所述導電材料上形成導電蓋；所述導電蓋的所述形成包括: 在所述導電材料上形成圖案化掩模； 在所述導電材料上在延伸穿過所述圖案化掩模的開口內(nèi)生長含銅層； 在所述圖案化掩模中的所述開口內(nèi)的所述含銅層上形成鎳和鈀中的一或兩者；所述含銅層與鎳和鈀中的所述一或兩者一起形成所述導電材料上的間隔開的堆疊； 移除所述圖案化掩模；和 從所述堆疊之間的空間移除所述導電材料。
19.根據(jù)權(quán)利要求18所述的方法，其中所述襯層包括氮化硅。
20.根據(jù)權(quán)利要求18所述的方法，其中所述襯層包括釕。
21.根據(jù)權(quán)利要求18所述的方法，其中所述襯層僅由一種同質(zhì)物質(zhì)組成。
22.根據(jù)權(quán)利要求18所述的方法，其中所述襯層包括兩個或兩個以上物質(zhì)。
23.根據(jù)權(quán)利要求22所述的方法，其中所述襯底包括氮化硅上的二氧化硅。
24.根據(jù)權(quán)利要求18所述的方法，其中所述填充材料包括碳。
25.根據(jù)權(quán)利要求18所述的方法，其中所述填充材料包括光致抗蝕劑。
26.一種半導體構(gòu)造，其包括: 導電柱，其延伸穿過半導體裸片；所述柱具有位于所述裸片的背側(cè)表面上方的上表面，且具有在所述裸片的所述背側(cè)表面與所述上表面之間延伸的側(cè)壁表面； 襯層，其沿著所述柱的所述側(cè)壁表面；和 導電蓋，其直接緊貼所述柱的所述上表面；所述蓋具有沿著所述柱的側(cè)壁表面且通過所述襯層而與所述側(cè)壁表面間隔的邊緣。
27.根據(jù)權(quán)利要求26所述的構(gòu)造，其進一步包括界定圍繞所述柱的所述上表面的插入?yún)^(qū)域的圖案化電性絕緣材料；且其中所述蓋的所述邊緣延伸到所述插入?yún)^(qū)域中。
28.根據(jù)權(quán)利要求27所述的構(gòu)造，其中所述圖案化電性絕緣材料包括聚酰亞胺。
29.根據(jù)權(quán)利要求26所述的構(gòu)造，其中所述襯層僅由一種同質(zhì)物質(zhì)組成。
30.根據(jù)權(quán)利要求29所述的構(gòu)造，其中所述襯層由氮化硅組成。
31.根據(jù)權(quán)利要求29所述的構(gòu)造，其中所述襯層包括釕。
32.根據(jù)權(quán)利要求31所述的構(gòu)造，其中所述導電柱包括銅。
33.根據(jù)權(quán)利要求26所述的構(gòu)造，其中所述襯層包括兩個或兩個以上物質(zhì)。
34.根據(jù)權(quán)利要求26所述的構(gòu)造，其中所述導電蓋包括鎳和鈀中的一或兩者。
【文檔編號】H01L21/28GK104285280SQ201380013561
【公開日】2015年1月14日 申請日期:2013年2月12日 優(yōu)先權(quán)日:2012年3月12日
【發(fā)明者】杰斯皮德·S·甘德席 申請人:美光科技公司