一種sram存儲器及其制備方法
【專利摘要】本發(fā)明涉及一種SRAM存儲器及其制備方法，所述方法包括：提供半導(dǎo)體襯底；對所述半導(dǎo)體襯底上的下拉晶體管進(jìn)行halo/LDD離子注入；對所述半導(dǎo)體襯底上的上拉晶體管進(jìn)行halo/LDD離子注入；對所述半導(dǎo)體襯底上的核心區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注入；對所述半導(dǎo)體襯底上的核心區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入；對所述半導(dǎo)體襯底上的輸入輸出區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注入；對所述半導(dǎo)體襯底上的輸入輸出區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入。本發(fā)明所述方法改變現(xiàn)有技術(shù)中的常規(guī)離子注入順序，SRAM器件在形成柵極結(jié)構(gòu)之后，對柵刻蝕損傷進(jìn)行修復(fù)，然后立即執(zhí)行PD?halo/LDD離子注入的步驟，PD器件經(jīng)歷了最少光刻膠的灰化和濕法剝離工藝，PD閾值電壓失配達(dá)到最小，可以有效提高SRAM的良率。
【專利說明】—種SRAM存儲器及其制備方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種SRAM存儲器及其制備方法。

【背景技術(shù)】
[0002]靜態(tài)隨機(jī)存儲器(SRAM)作為揮發(fā)性存儲器中的一員，具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容等優(yōu)點，廣泛應(yīng)用于PC、個人通信、消費電子產(chǎn)品(智能卡、數(shù)碼相機(jī)、多媒體播放器)等領(lǐng)域。特別是，高速同步SRAM用于諸如工作站等超高速緩存器的應(yīng)用，超高速緩存為再利用的數(shù)據(jù)或指令提供高速的存儲。
[0003]在SRAM器件設(shè)計和生產(chǎn)過程中，由于不確定、隨機(jī)誤差、梯度誤差等原因，一些設(shè)計時完全相同的半導(dǎo)體器件在生產(chǎn)后卻存在誤差，稱為半導(dǎo)體器件的失配過程(Mismatchprocess).,失配過程成為通用模擬信號處理過程中的限制，尤其是在多路復(fù)用模擬系統(tǒng)(multiplexed analog systems),數(shù)字模擬轉(zhuǎn)換器(digital-to-analog converters),參考來源(reference sources)中。在數(shù)字電路中器件的匹配也很重要，例如，在數(shù)字存儲中的讀寫電路，以及靜態(tài)隨機(jī)存取存儲器單元的電壓范圍。在MOS器件中由于器件尺寸的進(jìn)一步降低以及可用信號振幅的減小，所述失配過程(Mismatch process)的影響變的尤為重要。
[0004]在技術(shù)方面，失配過程(Mismatch process)隨著半導(dǎo)體器件尺寸的降低越來越多，約為σ (Λ (P))=l/面積V2，其中σ表示標(biāo)準(zhǔn)偏差，Λ (P)表示器件特性P的差異。
[0005]通常閾值電壓失配(Vt mismatch)對于SRAM良率的提高是非常關(guān)鍵的，閾值電壓失配(Vt mismatch)通常定義為σ ( Λ (Vt)) =1/(WX L)1/2，通常電源電壓降低以達(dá)到較低的功率消耗，器件的尺寸也越來越小，SRAM的靜態(tài)噪聲余量(statistic noise margin, SNM)也變得更小，閾值電壓失配(Vt mismatch)對于SRAM也變得越來越重要。
[0006]在器件制備過程中通常會執(zhí)行具有一定角度的LDD (Lightly dopeddrain)離子注入(halo/LDD)步驟，所述halo/LDD的步驟需要用到光刻膠，光刻膠灰化以及在濕法剝離的過程中會消耗一部分氧化物，將會引起生產(chǎn)工藝的偏差，例如使得柵極邊緣變得粗糙，源漏區(qū)上剩余氧化物變的粗糙。越多的灰化以及濕法剝離工藝，會導(dǎo)致越嚴(yán)重的線邊緣粗糙(Line edge roughness LER),同樣源漏區(qū)剩余氧化物層也變得更加粗糙,而且在執(zhí)行LDD后，所述粗糙程度變得更糟，工藝偏差更大，器件的閾值電壓失配(Vt mismatch)也變得更加嚴(yán)重，SRAM的靜態(tài)噪聲余量(statistic noise margin, SNM)也變得更小，對SRAM的良率產(chǎn)生不利影響。在提高SARM器件良率方面，下拉晶體管(Pull Down, PD)的閾值電壓失配(Vt mismatch)成為主要因素。
[0007]目前，SRAM下拉晶體管(Pull Down，PD)的LDD在形成柵極結(jié)構(gòu)工藝之后，同樣在PU (Pull Up，PU) LDD注入之后，從而導(dǎo)致了器件性能的降低，因此要提供半導(dǎo)體器件的性能，必須對目前器件的制備工藝進(jìn)行改進(jìn)。


【發(fā)明內(nèi)容】

[0008]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0009]本發(fā)明為了克服目前存在問題，提供了一種SRAM存儲器的制備方法，所述方法包括:
[0010]提供半導(dǎo)體襯底；
[0011]對所述半導(dǎo)體襯底上的下拉晶體管進(jìn)行halo/LDD離子注入；
[0012]對所述半導(dǎo)體襯底上的上拉晶體管進(jìn)行halo/LDD離子注入；
[0013]對所述半導(dǎo)體襯底上的核心區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注入；
[0014]對所述半導(dǎo)體襯底上的核心區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入；
[0015]對所述半導(dǎo)體襯底上的輸入輸出區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注入；
[0016]對所述半導(dǎo)體襯底上的輸入輸出區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入。
[0017]作為優(yōu)選，所述方法在對下拉晶體管進(jìn)行halo/LDD離子注入前還包括以下步驟:
[0018]在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)，并對所述柵極結(jié)構(gòu)刻蝕工藝損傷進(jìn)行修復(fù)；
[0019]在所述柵極結(jié)構(gòu)的側(cè)壁上形成偏移側(cè)壁。
[0020]作為優(yōu)選，所述方法還包括形成源漏區(qū)的步驟。
[0021]作為優(yōu)選，所述方法還包括在所述源漏區(qū)上形成接觸塞的步驟，以形成電連接。
[0022]作為優(yōu)選，對所述核心區(qū)的PMOS晶體管和NMOS晶體管進(jìn)行halo/LDD離子注入的順序調(diào)換。
[0023]作為優(yōu)選，對所述輸入輸出區(qū)的PMOS晶體管和NMOS晶體管進(jìn)行halo/LDD離子注入的順序調(diào)換。
[0024]作為優(yōu)選，所述halo/LDD離子注入為角度傾斜的離子注入。
[0025]作為優(yōu)選，所述halo/LDD離子注入的注入角度為5°?45°。
[0026]作為優(yōu)選,所述上拉晶體管為PMOS晶體管,所述下拉晶體管為NMOS晶體管。
[0027]本發(fā)明還提供了一種上述方法制備得到的SRAM存儲器。
[0028]本發(fā)明所述方法改變現(xiàn)有技術(shù)中的常規(guī)離子注入順序，SRAM器件在形成柵極結(jié)構(gòu)之后，并對柵刻蝕工藝損傷進(jìn)行修復(fù)，然后立即執(zhí)行PDhalo/LDD離子注入的步驟，使得在執(zhí)行H) halo/LDD時，H)器件經(jīng)歷了最少光刻膠的灰化和濕法剝離工藝，這樣?xùn)艠O側(cè)壁的工藝偏差以及H)器件源漏區(qū)剩余氧化層的工藝偏差都減小到最低值，在halo/LDD離子注入時，引入更少的隨機(jī)摻雜波動(RDF)，H)閾值電壓失配達(dá)到最小，靜態(tài)噪聲余量(statistic noise margin, SNM)也可以達(dá)到最大值,可以有效提高SRAM的良率。
[0029]其次，所述方法中將所述輸入輸出電路的Halo/LDD離子注入放在最后，由于輸入輸出區(qū)的尺寸較大，其抗失配能力比較強(qiáng)。

【專利附圖】

【附圖說明】
[0030]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0031]圖1為本發(fā)明以【具體實施方式】中制備所述SRAM存儲器的工藝流程圖。

【具體實施方式】
[0032]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0033]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說明本發(fā)明所述SRAM存儲器及其制備方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。
[0034]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0035]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實施例。應(yīng)當(dāng)理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。
[0036]下面對本發(fā)明的實施例的所述SRAM存儲器及制備方法做進(jìn)一步的說明，首先提供半導(dǎo)體襯底，
[0037]具體地，所述半導(dǎo)體襯底可以為以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI )、絕緣體上層疊鍺化硅(S-SiGeOI)以及絕緣體上鍺化硅(SiGeOI)等。在所述襯底中可以形成有摻雜區(qū)域和/或隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)。
[0038]所述半導(dǎo)體襯底上包括核心區(qū)和輸入輸出區(qū)，其中核心區(qū)和輸入輸出區(qū)中均可以包含各種有源器件，其中下述各種操作在不特指的情況下，均指針對半導(dǎo)體襯底的所有區(qū)域。
[0039]作為進(jìn)一步的優(yōu)選，所述襯底可以包含各種有源器件，在本發(fā)明的一具體地實施方式中在所述襯底上形成包含多個存儲單元的存儲陣列，其中所述每個存儲單元包含至少一個下拉晶體管(Pull down PM0S)、一個上拉晶體管(Pull up NM0S)以及一個傳輸晶體管。作為優(yōu)選，所述下拉晶體管為PMOS晶體管，所述上拉晶體管為NMOS晶體管。
[0040]形成所述SRAM器件的形成步驟為，首先在所述襯底上形成柵極結(jié)構(gòu)，在本發(fā)明的實施例中，所述襯底可以是Si襯底，其還可以包括在Si上的S12界面層，通過快速熱氧化工藝(RTO)或原子層沉積工藝(ALD)來形成S12界面層，然后在所述襯底上形成柵極材料層，在本發(fā)明的一具體地實施方式中優(yōu)選為硅或多晶硅層，作為優(yōu)選，在所述半導(dǎo)體襯底上形成柵堆棧層，包括依次層疊的高K介電層、TiN覆蓋層、多晶硅層，以及位于所述TiN覆蓋層和多晶硅層之間的阻擋層。
[0041 ] 具體地，在該襯底上形成柵極介電層，可以選用高K材料來形成所述柵極介電層，例如用在HfO2中引入S1、Al、N、La、Ta等元素并優(yōu)化各元素的比率來得到的高K材料等。所述形成柵極介電層的方法可以是物理氣相沉積工藝或原子層沉積工藝。在本發(fā)明的實施例中，在所述S12界面層上形成Hf02柵極介電層，其厚度為15到60埃。之后，在柵極介電層上形成柵極堆棧結(jié)構(gòu)的TiN覆蓋層，然后在TiN層上沉積擴(kuò)散阻擋層，可以是TaN層或AlN層。之后在擴(kuò)散阻擋層上沉積包括多晶硅材料的柵極材料層。
[0042]蝕刻所述柵堆棧層以在所述襯底上形成柵極結(jié)構(gòu)。
[0043]具體地，可以使用光刻工藝對以上步驟所形成的S12界面層、高K介電層、TiN覆蓋層、多晶硅層進(jìn)行圖案化處理，得到所述柵極結(jié)構(gòu)，所形成的柵極具有堆棧的結(jié)構(gòu)。接著，對所述柵極結(jié)構(gòu)的刻蝕工藝損傷進(jìn)行修復(fù)，在形成柵極結(jié)構(gòu)的過程中不可避免的對所述柵極結(jié)構(gòu)側(cè)壁的晶格結(jié)構(gòu)造成破壞，影響器件性能，為此，在本發(fā)明的一具體地實施方式中通過高溫退火、快速熱氧化的方法對所述柵極結(jié)構(gòu)的表面進(jìn)行修復(fù)，但修復(fù)方法并不局限于所舉示例，本領(lǐng)域技術(shù)人員可以根據(jù)損傷程度以及修復(fù)情況進(jìn)行選擇。
[0044]接著，進(jìn)行形成偏移側(cè)墻(offset spacer)的步驟。偏移側(cè)墻的材料可以是氮化硅，氧化硅或者氮氧化硅等絕緣材料。偏移側(cè)墻可以提高形成的晶體管的溝道長度，減小短溝道效應(yīng)和由于短溝道效應(yīng)弓I起的熱載流子效應(yīng)。
[0045]接下來以柵極結(jié)構(gòu)為掩膜，對所述SRAM器件中的所述下拉晶體管(Pull down,PD)進(jìn)行具有一定角度的LDD (Lightly doped drain)離子注入(halo/LDD);具體地，以柵級結(jié)構(gòu)及偏移側(cè)壁為掩膜，采用離子以垂直于半導(dǎo)體襯底表面的豎直面為基準(zhǔn)，大角度傾斜注入方式進(jìn)行halo/LDD離子注入，以形成未激活的第一類離子halo區(qū)，大角度傾斜注入可以有效防止離子注入引起的結(jié)電容和結(jié)漏電，該未激活的第一類離子halo區(qū)可以提供LDD延伸區(qū)離子注入的擴(kuò)散區(qū)域，形成超淺結(jié)。
[0046]在本發(fā)明的一具體地實施方式中選擇halo LDD離子注入的方法以及適當(dāng)?shù)倪x取注入的角度、能量和劑量范圍，可以優(yōu)化器件產(chǎn)生的結(jié)電容和結(jié)漏電，降低閾值漂移，因此，離子LDD/halo注入對SCE、DIBL效應(yīng)、結(jié)電容和結(jié)漏電、閾值漂移的影響，較佳的，所述離子注入的能量為2KeV?60KeV，優(yōu)選為5KeV?50KeV，劑量為lE12/cm2?5E13/cm2，優(yōu)選為lE13/cm2?3E13/cm2，注入角度為5。?45。，優(yōu)選為10。?35。。
[0047]作為進(jìn)一步的優(yōu)選，所述LDD注入的離子類型根據(jù)將要形成的半導(dǎo)體器件的電性決定，LDD注入工藝中摻入的雜質(zhì)離子為磷、砷、銻、鉍中的一種或組合；或者注入的雜質(zhì)離子為硼。根據(jù)所需的雜質(zhì)離子的濃度，離子注入工藝可以一步或多步完成。
[0048]執(zhí)行所述ro halo/LDD離子注入后，以柵極結(jié)構(gòu)為掩膜，對所述上拉晶體管(Pullup, PU)進(jìn)行halo/LDD離子注入。選用離子以垂直于半導(dǎo)體襯底表面的豎直面為基準(zhǔn)，大角度傾斜注入方式進(jìn)行halo/LDD離子注入，以形成未激活的第一類離子halo區(qū)，大角度傾斜注入可以有效防止離子注入引起的結(jié)電容和結(jié)漏電，該未激活的第一類離子halo區(qū)可以提供LDD延伸區(qū)離子注入的擴(kuò)散區(qū)域，形成超淺結(jié)。
[0049]在本發(fā)明的一具體地實施方式中選擇halo/LDD注入的離子以及適當(dāng)?shù)倪x取注入的角度、能量和劑量范圍，可以優(yōu)化器件產(chǎn)生的結(jié)電容和結(jié)漏電，降低閾值漂移，因此，離子halo/LDD注入對SCE、DIBL效應(yīng)、結(jié)電容和結(jié)漏電、閾值漂移的影響，較佳的，所述離子注入的能量為1KeV?40KeV，優(yōu)選為25KeV?30KeV，劑量為lE13/cm2?5E13/cm2，優(yōu)選為3E13/cm2?4E13/cm2，注入角度為25。?45。，優(yōu)選為30。?35。。
[0050]本發(fā)明所述方法改變現(xiàn)有技術(shù)中的常規(guī)離子注入順序，SRAM器件在形成柵極結(jié)構(gòu)之后，立即執(zhí)行H) halo/LDD離子注入的步驟，使得在執(zhí)行H) halo/LDD時，H)器件經(jīng)歷了最少光刻膠的灰化和濕法剝離工藝，這樣?xùn)艠O側(cè)壁的工藝偏差以及ro器件源漏區(qū)剩余氧化層的工藝偏差都減小到最低值，在halo/LDD離子注入時，引入更少的隨機(jī)摻雜波動(RDF), PD閾值電壓失配達(dá)到最小,靜態(tài)噪聲余量(statistic noise margin, SNM)也可以達(dá)到最大值，可以有效提聞SRAM的良率。
[0051]本發(fā)明所述方法在提高器件良率方面具有突出的效果。現(xiàn)有技術(shù)中在LDD之前將所述源漏區(qū)上的氧化層去掉后，不會提高失配性能，反而加劇了器件的失配，同樣選用化學(xué)清洗槽DNS清洗的方法對器件失配性能也沒有明顯的改進(jìn)。選用本發(fā)明所述方法，改變halo/LDD離子注入順序后將所述器件失配性能提高了 13%，甚至更高，因此，本發(fā)明所述方法具有突出的效果。
[0052]作為優(yōu)選，為了避免后續(xù)halo區(qū)的重疊和傾斜注入對LDD超淺結(jié)、柵介質(zhì)層和柵極結(jié)構(gòu)的破壞，優(yōu)選的，在半導(dǎo)體襯底上形成柵極結(jié)構(gòu)之后，接著在柵極結(jié)構(gòu)的偏移側(cè)壁上形成間隙壁，然后再進(jìn)行后續(xù)各項halo/LDD注入工藝。
[0053]在襯底和上述步驟所形成的偏移側(cè)墻上形成間隙壁(Spacer)，可以使用氮化硅、碳化硅、氮氧化硅或其組合的材料。可以在襯底上沉積第一氧化硅層、第一氮化硅層以及第二氧化硅層，然后采用蝕刻方法形成間隙壁，所述間隙壁可以具有2-10nm的厚度。然后，用離子注入工藝或擴(kuò)散工藝重?fù)诫s源極和漏極(S/D)形成于柵極間隙壁任一側(cè)的襯底中。還可以包括退火步驟、形成袋形注入?yún)^(qū)、NiSi沉積等步驟。
[0054]接著，在所述器件中核心區(qū)的PMOS晶體管進(jìn)行halo/LDD離子注入；對所述核心區(qū)的PMOS晶體管以小角度傾斜方式在所述核心區(qū)中PMOS晶體管中進(jìn)行斜角度輔助離子halo/LDD注入，以在所述核心區(qū)中PMOS晶體管中形成halo離子注入?yún)^(qū)。對于N型半導(dǎo)體器件，使用III族元素進(jìn)行離子注入，例如硼、二氟化硼和銦，離子注入能量為20-60keV，劑量為5 X 1012-6 X 113原子/cm3。對于P型半導(dǎo)體器件，使用V族元素進(jìn)行例子注入，例如磷和砷，離子注入能量為20-60keV，劑量為5X1012-6X1013原子/cm3。例如可以與垂直方向成20-70度的角度對所述器件進(jìn)行兩次對稱halo/LDD離子注入，在襯底的溝道區(qū)兩側(cè)形成halo離子注入?yún)^(qū)。halo/LDD離子注入?yún)^(qū)域由形成的開口的寬度、開口的高度、離子注入的能量、注入的角度及離子穿透側(cè)墻和介質(zhì)層能力決定。當(dāng)與垂直方向的角度增大，halo離子注入?yún)^(qū)將從溝道中間移向溝道的兩側(cè)，同時halo離子注入?yún)^(qū)的深度變淺。所以在具體地實施例中，根據(jù)控制器件短通道效應(yīng)需要，設(shè)計halo離子注入的能量和角度。若在進(jìn)行兩次對稱halo離子注入中，與垂直方向的角度不大，溝道中的兩個halo離子注入?yún)^(qū)離溝道中間近，可能出現(xiàn)重疊。單個halo離子注入?yún)^(qū)域的寬度一般小于開口的寬度的1.5倍。
[0055]然后，對在所述核心區(qū)中NMOS晶體管進(jìn)行離子LDD halo注入，所述條件可以參考上述核心區(qū)中PMOS晶體管的LDD halo注入條件，但也并不局限與該條件。
[0056]作為進(jìn)一步的優(yōu)選，對器件進(jìn)行退火，以激活halo離子注入?yún)^(qū)的雜質(zhì)。例如可以采用快速熱退火，在其他的實施例中可以采用其他的退火工藝。如果源漏區(qū)及源漏擴(kuò)展區(qū)參雜還沒有激活，可以利用本步驟順帶退火，以達(dá)到激活目的。根據(jù)本發(fā)明的實施例，通常采用尖峰退火工藝對器件進(jìn)行退火，例如在大約1000°c以上的溫度進(jìn)行0.5到2秒間退火。所述退火步驟可以在每次執(zhí)行完halo離子注入后進(jìn)行，也可以在所有的halo離子注入后進(jìn)行，并沒有嚴(yán)格的限制。
[0057]在本發(fā)明中根據(jù)器件失配性能需要，所述核心區(qū)中PMOS晶體管的和核心區(qū)的NMOS晶體管的halo/LDD離子注入順序可以互換，進(jìn)一步降低失配帶來的不利影響，提高器件性能。
[0058]對所述半導(dǎo)體器件的輸入輸出區(qū)進(jìn)行halo/LDD離子注入，所述方法中將所述器件輸入輸出區(qū)的halo/LDD離子注入放在最后，由于輸入輸出區(qū)尺寸較大，可以將其失配影響降到最低，作為本發(fā)明的另外一種實施方式，根據(jù)器件失配性能需要，還可以對NMOS和PMOS的輸入輸出區(qū)的LDD離子注入的順序進(jìn)行互換。
[0059]所述晶體管柵極的兩側(cè)進(jìn)行源漏注入，在本發(fā)明的一具體地實施方式中采用預(yù)非晶化慘雜(Pre-amorphizat1n Implantat1n, PAI)和共同離子注入(Co-1mplant),降低注入深度，抑制隧道效應(yīng)(Channeling)，減少射程末端(EOR)缺陷；提高注入劑量，降低結(jié)電阻；采用高電流、低能量和大角度離子注入，有效控制摻雜元素的擴(kuò)散，提高源漏擴(kuò)展區(qū)(SDE)的陡度，采用較高劑量halo結(jié)構(gòu)，也能有效抑制短溝道效應(yīng)(SCE)，合理的halo區(qū)摻雜分布會極大地改善小尺寸器件性能。halo注入角度、能量和劑量的增大會提高器件的閾值電壓和開關(guān)比，降低泄漏電流和閾值漂移，有效抑制短溝道效應(yīng)(SCE)、亞閾特性的漏極誘發(fā)勢壘降低效應(yīng)(DIBL)效應(yīng)。
[0060]在本發(fā)明的實施例中為了提高器件的性能，還可以進(jìn)一步包含形成金屬柵極的步驟。
[0061]具體地，去除所述柵極結(jié)構(gòu)中的多晶硅層，形成溝槽。所述去除的方法可以是光刻和蝕刻。在蝕刻過程中所用的氣體包括HBr，其作為主要蝕刻氣體；還包括作為刻蝕補(bǔ)充氣體的O2或Ar，其可以提高刻蝕的品質(zhì)。在該步驟之后，PMOS中的TaN或AlN層的最終厚度在10-30埃之間。
[0062]在所述阻擋層上形成金屬柵極；
[0063]具體地，進(jìn)行形成PMOS金屬柵極的步驟。所述金屬柵極通過沉積多個薄膜堆棧形成。所述薄膜包括功函數(shù)金屬層，阻擋層和金屬鋁材料層。所述阻擋層包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的組合。所述沉積阻擋層方法非限制性實例包括化學(xué)氣相沉積法(CVD)，如低溫化學(xué)氣相沉積(LTCVD)、低壓化學(xué)氣相沉積(LPCVD)、快熱化學(xué)氣相沉積(LTCVD)、等離子體化學(xué)氣相沉積(PECVD)。
[0064]在本發(fā)明的一個實施例中使用原子層沉積(ALD)、濺鍍及物理氣相沉積(PVD)的方法，所形成的阻擋層的厚度在10-100埃之間。所述功函數(shù)金屬層包括一層或多層金屬層。所述金屬層可以是TiN、TaN、TiN和TaN、上述的組合。所述金屬層可以用ALD、PVD或CVD的方法形成。優(yōu)選地，所述功函數(shù)金屬層的厚度在10-200埃之間。
[0065]所述金屬鋁材料層可以用CVD或PVD的方法進(jìn)行沉積。在該導(dǎo)電層形成之后，在300-500攝氏度溫度下進(jìn)行退火。其在含氮環(huán)境中反應(yīng)的時間為10-60分鐘。最后進(jìn)行導(dǎo)電層的平坦化，以除去溝槽以外的導(dǎo)電層而形成PMOS金屬柵極。
[0066]蝕刻所述層間介質(zhì)層，形成接觸孔；采用金屬導(dǎo)電材料填充所述接觸孔，形成接觸塞，以形成電連接；
[0067]具體地，在所述層間介質(zhì)層上形成掩膜，然后進(jìn)行蝕刻，分別在所述NMOS和PMOS柵極上形成接觸孔，然后在所述接觸孔中填充導(dǎo)電材料，最后進(jìn)行平坦化，在所述柵極上形成接觸塞，用于電連接。
[0068]圖1為本發(fā)明的實施例的所述SRAM存儲器的制備方法流程圖，包括:
[0069]步驟201提供半導(dǎo)體襯底；
[0070]步驟202對所述半導(dǎo)體襯底上的下拉晶體管進(jìn)行halo/LDD離子注入；
[0071]步驟203對所述半導(dǎo)體襯底上的上拉晶體管進(jìn)行halo/LDD離子注入；
[0072]步驟204對所述半導(dǎo)體襯底上的核心區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注入；
[0073]步驟205對所述半導(dǎo)體襯底上的核心區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入；
[0074]步驟206對所述半導(dǎo)體襯底上的輸入輸出區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注A ；
[0075]步驟207對所述半導(dǎo)體襯底上的輸入輸出區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入。
[0076]本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種SRAM存儲器的制備方法， 所述方法包括: 提供半導(dǎo)體襯底； 對所述半導(dǎo)體襯底上的下拉晶體管進(jìn)行halo/LDD離子注入； 對所述半導(dǎo)體襯底上的上拉晶體管進(jìn)行halo/LDD離子注入； 對所述半導(dǎo)體襯底上的核心區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注入； 對所述半導(dǎo)體襯底上的核心區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入； 對所述半導(dǎo)體襯底上的輸入輸出區(qū)的PMOS區(qū)域進(jìn)行halo/LDD離子注入； 對所述半導(dǎo)體襯底上的輸入輸出區(qū)的NMOS區(qū)域進(jìn)行halo/LDD離子注入。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法在對下拉晶體管進(jìn)行halo/LDD離子注入前還包括以下步驟: 在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)，并對所述柵極結(jié)構(gòu)刻蝕工藝損傷進(jìn)行修復(fù)； 在所述柵極結(jié)構(gòu)的側(cè)壁上形成偏移側(cè)壁。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括形成源漏區(qū)的步驟。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述方法還包括在所述源漏區(qū)上形成接觸塞的步驟，以形成電連接。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，對所述核心區(qū)的PMOS晶體管和NMOS晶體管進(jìn)行halo/LDD離子注入的順序調(diào)換。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，對所述輸入輸出區(qū)的PMOS晶體管和NMOS晶體管進(jìn)行halo/LDD離子注入的順序調(diào)換。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述上拉晶體管為PMOS晶體管。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述下拉晶體管為NMOS晶體管。
9.如權(quán)利要求1-8之一所述的方法制備得到的SRAM存儲器。
【文檔編號】H01L21/8244GK104078427SQ201310099850
【公開日】2014年10月1日 申請日期:2013年3月26日 優(yōu)先權(quán)日:2013年3月26日
【發(fā)明者】李勇, 陶佳佳, 居建華 申請人:中芯國際集成電路制造(上海)有限公司