芯片式排列電阻器及其制造方法
【專利摘要】一種芯片式排列電阻器，包含一個基板本體、多個凹陷圖案、多個接觸電極，與多個電阻，該基板本體的基面包括多個彼此間隔且臨靠近兩個長邊邊緣分布的電極印刷部，每一個凹陷圖案形成于每一個電極印刷部，所述的接觸電極由導電材料構(gòu)成并分別填覆滿每一個凹陷圖案地形成于每一個電極印刷部上，所述的電阻分別由具有預定阻值的導電材料構(gòu)成并形成于其中兩個彼此相對的接觸電極的基面區(qū)域上且相反兩側(cè)分別與所述兩個接觸電極接觸并電連接。本發(fā)明借凹陷圖案使接觸電極更強固地附著于基板本體而不脫落，進而簡化制程與材料成本。本發(fā)明還提供芯片式排列電阻器的制造方法。
【專利說明】芯片式排列電阻器及其制造方法
【技術(shù)領域】
[0001]本發(fā)明涉及一種無源組件，特別是涉及一種具有多個使用電阻范圍的芯片式排列電阻器(chip resistor array)及其制作方法。
【背景技術(shù)】
[0002]參閱圖1、圖2，目前的芯片式排列電阻器I是薄片長條狀并具有多個使用電阻范圍的無源組件，包含一個由絕緣材料，例如陶瓷構(gòu)成的組件本體11、多個電極12，及多個電阻14。
[0003]該組件本體11概呈長矩形薄片態(tài)樣，具有一個基面111、一個相反于該基面111的頂面112、兩個分別連接該基面111與頂面112短邊的短側(cè)面113，及兩個分別連接該基面111與頂面112長邊的長側(cè)面114。
[0004]所述的電極12概呈C字型，由導電材料構(gòu)成并間隔地形成于該組件本體11的兩個長側(cè)面114并延伸至該基面111與頂面112。
[0005]所述的電阻14由具有預定阻值的導電材料構(gòu)成并形成于其中任兩個彼此相對的電極12的基面111區(qū)域上，且相反兩側(cè)分別與所述兩個相對的電極12接觸并電連接。
[0006]上述芯片式排列電阻器I在使用時，是依電路設計，以所述的電極12位于該基面111的部分朝向電路板(圖未示出)并焊固于電路板上，而可通過與每一電阻14電連接的兩電極12與電路板電連接，進而為電路提供不同的使用阻值。
[0007]就芯片式排列電阻器I的使用方式來說，當芯片式排列電阻器I焊固于電路板后，其實只是自所述的電極12中的其中兩個位于基面111的部分與位于所述兩個電極12間的電阻14形成其中一個具有對應于該電阻14的電阻范圍的電通路，換句話說，所述兩個電極12對應于頂面112、長側(cè)面114的結(jié)構(gòu)并未對電通路有電性功效的產(chǎn)生；但就組件結(jié)構(gòu)來說，所述的結(jié)構(gòu)的存在可以提高電極12整體與組件本體11間的面積比，進而提高電極12對組件本體11的附著強度，避免電極12、電阻14自組件本體11脫落而失效的狀況發(fā)生，也因此，所述的電極12對應于頂面112、長側(cè)面114的結(jié)構(gòu)為不能減化或省略的組件構(gòu)造。但是，也因為這樣對應于頂面112、長側(cè)面114的結(jié)構(gòu)的存在，不但會增加制程成本與結(jié)構(gòu)成本，同時，也會增加芯片式排列電阻器I在例如測試或是使用時，因碰撞到電極12位于頂面112或長側(cè)面114的結(jié)構(gòu)而連動影響電極12、電阻14，而導致組件失效的機率增加，以及較高的溫度系數(shù)(TCR, Temperature coefficient Resistor)。
[0008]此外，由于電子組件有朝向微小化的趨勢，而現(xiàn)有的芯片式排列電阻器I在微縮時，會因為電極12位于長側(cè)面114的結(jié)構(gòu)間距太小而產(chǎn)生短路的問題。
[0009]又，傳統(tǒng)上，現(xiàn)有的芯片式排列電阻器I是采用沖壓出多數(shù)pin孔的方式制造，除了會因為模具中的pin孔很小很脆弱，無法一次沖太多孔，也因為考慮一次沖孔越多組件本體11燒結(jié)變形量就越大的關(guān)系，組件本體11上可使用的有效面積很小，以0201x2芯片式排列電阻器為例，依目前技術(shù)只可達15%。
【發(fā)明內(nèi)容】

[0010]本發(fā)明的目的在于提供一種結(jié)構(gòu)簡單且電極與組件本體的附著力高而不易脫落、毀損的芯片式排列電阻器。
[0011]此外，本發(fā)明的另一目的在于提供一種結(jié)構(gòu)簡單且電極與組件本體的附著力高而不易脫落、毀損的芯片式排列電阻器的制造方法。
[0012]本發(fā)明一種芯片式排列電阻器，包含一個基板本體、多個凹陷圖案、多個接觸電極，及多個電阻。
[0013]所述的基板本體由絕緣材料構(gòu)成并概呈長矩形薄片，具有一個基面、一個相反于該基面的頂面、兩個分別連接該基面與頂面短邊的短側(cè)面，及兩個分別連接該基面與頂面長邊的長側(cè)面，該基面包括多個彼此間隔且臨靠近兩個長邊邊緣分布的電極印刷部。
[0014]每一個凹陷圖案臨靠近該基板本體的兩個長邊邊緣且沿一個自該基面向該頂面的方向形成于每一個電極印刷部。
[0015]所述的接觸電極由導電材料構(gòu)成并分別呈膜狀，每一個接觸電極填覆滿每一個凹陷圖案地形成于每一個電極印刷部上。
[0016]所述的電阻由具有預定阻值的導電材料構(gòu)成并呈膜狀，每一個電阻形成于其中任兩個彼此相對的電極印刷部間的基面區(qū)域上，且相反兩側(cè)分別與形成在所述兩個相對的電極印刷部上的接觸電極接觸并電連接。
[0017]本發(fā)明一種芯片式排列電阻器的目的及解決其技術(shù)問題還可采用于下技術(shù)措施
進一步實現(xiàn)。
[0018]較佳地，所述的芯片式排列電阻器的所述的凹陷圖案分別包括至少一條刻痕。
[0019]較佳地，所述的凹陷圖案是以鉆石刀切割，及激光切割的其中至少一種方式形成。
[0020]較佳地，所述的芯片式排列電阻器還包含一層用絕緣材料構(gòu)成并覆蓋所述的電阻的絕緣保護層。
[0021]較佳地，所述接觸電極分別包括至少一層覆蓋于該電極印刷部且位于所述基面與該電阻對應側(cè)間的接觸電極增長膜及一層位于所述接觸電極增長膜與該電阻對應側(cè)的增厚層。
[0022]再者，本發(fā)明一種芯片式排列電阻器的制造方法，包含一個基板本體定義步驟、一個圖案形成步驟、一個膜體形成步驟、一個電阻形成步驟、一個薄板切割步驟，及一個接觸電極形成步驟。
[0023]該基板本體定義步驟是于一片由絕緣材料構(gòu)成的薄板以多條彼此呈預定間距且交錯分布的折粒線定義出多個呈多組排列的基板本體，其中，每一個基板本體具有一個包括多塊彼此間隔且臨靠近兩條長邊邊緣分布的電極印刷部的基面，及一個相反于該基面的頂面。
[0024]該圖案形成步驟以鉆石刀切割，及激光切割其中至少一種方式于該每一個基板本體的基面的電極印刷部形成一個自該基面向該頂面方向凹陷的凹陷圖案。
[0025]該膜體形成步驟是用導電材料構(gòu)成的糊狀材料填覆滿每一個凹陷圖案地定著于每一個電極印刷部而形成多個接觸電極增長膜。
[0026]該電阻形成步驟是用具有預定阻值的糊狀導電材料定著于所述的電極印刷部間的基面區(qū)域上而形成多個電阻，其中，每一個電阻的相反兩側(cè)分別與其中兩個彼此相對的接觸電極增長膜接觸并電連接。
[0027]該薄板切割步驟是沿所述的折粒線切割定著形成有所述的接觸電極增長膜與所述的電阻的薄板，得到多個芯片式排列電阻器半成品。
[0028]該接觸電極形成步驟是自所述的芯片式排列電阻器半成品的多數(shù)接觸電極增長膜披覆導體材料而增厚成多個接觸電極，并得到多個芯片式排列電阻器。
[0029]本發(fā)明一種芯片式排列電阻器的制造方法的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
[0030]較佳地，所述的芯片式排列電阻器的制造方法，于該電阻形成步驟與該薄板切割步驟間還包含一個用絕緣材料形成多層分別蓋覆所述的電阻的保護層的保護層形成步驟。
[0031]本發(fā)明的有益效果在于:通過所述的凹陷圖案增加接觸電極與基板本體的附著力，而使結(jié)構(gòu)簡化且組件結(jié)構(gòu)不易脫落、毀損，同時，也提供一種完整且制程步驟較以往簡化的芯片式排列電阻器的制造方法。
【專利附圖】

【附圖說明】
[0032]圖1是立體圖，說明現(xiàn)有的芯片式排列電阻器；
[0033]圖2是剖視圖，輔助說明圖1的現(xiàn)有的芯片式排列電阻器；
[0034]圖3是立體圖，說明本發(fā)明一種芯片式排列電阻器的第一較佳實施例；
[0035]圖4是剖視圖，輔助說明圖3本發(fā)明一種芯片式排列電阻器的第一較佳實施例；
[0036]圖5是流程圖，說明制作本發(fā)明一種芯片式排列電阻器的第一較佳實施例的制造方法；
[0037]圖6是示意圖，說明制作本發(fā)明一種芯片式排列電阻器的第一較佳實施例的基板本體定義步驟；
[0038]圖7是示意圖，說明制作本發(fā)明一種芯片式排列電阻器的第一較佳實施例的圖案形成步驟；
[0039]圖8是示意圖，說明制作本發(fā)明一種芯片式排列電阻器的第一較佳實施例的膜體形成步驟；
[0040]圖9是示意圖，說明制作本發(fā)明一種芯片式排列電阻器的第一較佳實施例的電阻形成步驟；
[0041]圖10是示意圖，說明制作本發(fā)明一種芯片式排列電阻器的第一較佳實施例的薄板切割步驟；
[0042]圖11是示意圖，說明制作本發(fā)明一種芯片式排列電阻器的第一較佳實施例的接觸電極形成步驟；
[0043]圖12是剖視圖，說明本發(fā)明一種芯片式排列電阻器的第二較佳實施例；及
[0044]圖13是流程圖，說明制作本發(fā)明一種芯片式排列電阻器的第二較佳實施例的制
造方法。
【具體實施方式】
[0045]下面結(jié)合附圖及實施例對本發(fā)明進行詳細說明。
[0046]參閱圖3、圖4，本發(fā)明一種芯片式排列電阻器2的一個第一較佳實施例包含一個基板本體21、多個凹陷圖案22、多個接觸電極23，及多個電阻24，而可焊固于例如電路板(圖未示出)上，并在使用時依電路設計提供多種使用阻值范圍。
[0047]該基板本體21由例如氧化鋁等絕緣材料構(gòu)成并概呈長矩形薄片狀，具有一個基面211、一個相反于該基面211的頂面212、兩個分別連接該基面211與頂面212短邊的短側(cè)面213，及兩個分別連接該基面211與頂面212長邊的長側(cè)面214，其中，該基面211包括多個彼此間隔且臨靠近兩個長邊邊緣分布的電極印刷部215。
[0048]每一個凹陷圖案22臨靠近該基板本體21的兩個長邊邊緣且沿自該基面211向該頂面212的方向形成于每一個電極印刷部215,在本例與圖式中，是以一條以鉆石刀切割，及激光切割其中至少一種方式形成的刻痕作說明，而所述形成過程將于后續(xù)制程說明中再予以詳敘。
[0049]所述的接觸電極23是先由導電的糊狀材料填覆滿每一個凹陷圖案22地于該基面211的每一個電極印刷部215形成多個接觸電極增長膜232后，再用例如電鍍等方式自所述的接觸電極增長膜232披覆導電材料增厚形成，用于與外部電路(圖未示出)接觸并電連接。在本例中，所述的接觸電極23是先用厚膜定著方式將含銀及鈀等金屬導電元素所成的導體釉糊填附于每一個凹陷圖案22地印刷形成在每一電極印刷部215成一膜體231并烘培定型后，再用相類似的過程于該膜體231上再形成另一膜體231而構(gòu)成所述的接觸電極增長膜232，然后，再用例如電鍍等方式自所述的接觸電極增長膜232披覆導電材料增厚形成。
[0050]所述的電阻24由具有預定阻值的導電材料構(gòu)成并形成于其中任兩個彼此相對的電極印刷部215的基面211區(qū)域上，且相反兩側(cè)分別與形成在所述兩個相對的電極印刷部215上的接觸電極增長膜232接觸并電連接。
[0051]上述本發(fā)明芯片式排列電阻器2的第一較佳實施例在使用時，是依電路設計，以所述的接觸電極23朝向電路板(圖未示出)而焊固于電路板上，而可通過與每一電阻24電連接的兩個接觸電極23與電路板電連接而提供不同的使用阻值范圍。特別是，通過每一個形成在電極印刷部215的凹陷圖案22，使得每一接觸電極23能更強固的與該基板本體21相連接，而可簡化如現(xiàn)有的芯片式排列電阻器I的電極12結(jié)構(gòu)，進而節(jié)省制程與材料成本，有效提高市場競爭力。
[0052]參閱圖5，上述本發(fā)明一種芯片式排列電阻器2的第一較佳實施例是以如圖5所示的包含一個基板本體定義步驟31、一個圖案形成步驟32、一個膜體形成步驟33、一個電阻形成步驟34、一個薄板切割步驟35，及一接觸電極形成步驟36的制造方法制作得到。
[0053]參閱圖5、圖6，首先進行該基板本體定義步驟31，選用一片用例如氧化鋁等絕緣材料構(gòu)成的薄板41，并以多條彼此呈預定間距且交錯分布的折粒線42定義出多個呈多組排列的基板本體21，其中，在分割后每一個基板本體21具有一個包括多塊彼此間隔且臨靠近兩長邊邊緣分布的電極印刷部215的基面211，及一個相反于該基面211的頂面212。在此，是用鉆石刀切割，及激光切割其中至少一種方式自該薄板41向下切割出不切穿且具有預定深度的刻痕而形成所述的折粒線42，便于后續(xù)制程步驟中沿所述的折粒線42精確地破裂該薄板41而制得多個芯片式排列電阻器2。
[0054]參閱圖5、圖7，接著進行該圖案形成步驟32，以鉆石刀切割，及激光切割其中至少一種方式于該每一個基板本體21的基面211的電極印刷部215形成所述的自該基面211向該頂面212方向凹陷的凹陷圖案22。
[0055]參閱圖5、圖8，然后進行該膜體形成步驟33，用導電材料構(gòu)成的糊狀材料填覆滿每一個凹陷圖案22地定著于每一個電極印刷部215而形成多個接觸電極增長膜232 ;更詳細的說，本步驟是用厚膜定著方式將含銀及鈀等金屬導電元素所成的導體釉糊填附于每一個凹陷圖案22地印刷形成在每一電極印刷部215上而形成一層膜體231并烘培定型后，再用相類似的過程于該膜體231上再形成另一層膜體231而構(gòu)成所述的接觸電極增長膜232。
[0056]參閱圖5、圖9，接著再進行該電阻形成步驟34，用具有預定阻值的糊狀導電材料定著于所述的電極印刷部215間的基面211區(qū)域上而形成多個電阻24，其中，每一個電阻24的相反兩側(cè)分別與其中兩個彼此相對的接觸電極增長膜232接觸并電連接；在此，是用網(wǎng)版印刷方式將含有例如氧化釕(RuO2)的電阻膏印刷在其中兩個彼此相對的接觸電極增長膜232間，再經(jīng)烘培后形成所述的電阻24。
[0057]參閱圖5、圖10，然后再進行該薄板切割步驟35，沿所述的折粒線42切割定著形成有所述的接觸電極增長膜232與所述的電阻24的薄板41，制得多個芯片式排列電阻器半成品43。
[0058]參閱圖5、圖11，最后進行該接觸電極形成步驟36，自所述的芯片式排列電阻器半成品43的多個接觸電極增長膜232，以例如電鍍方式披覆導體材料而增厚成多個接觸電極23，就能制作得到多個芯片式排列電阻器2。所述增厚層除披覆接觸電極增長膜232外更披覆電阻24的對應側(cè)上。
[0059]由上述的說明可知，由于毋須制作類似現(xiàn)有的芯片式排列電阻器I的電極12位于長側(cè)面114或頂面112的結(jié)構(gòu)，所以整體制程較為節(jié)省且流暢，而可以減少制程成本；更重要的是，借著圖案形成步驟32而于該薄板41的多個電極印刷部215上形成多個凹陷圖案22，而可供后續(xù)該膜體形成步驟33形成所述的接觸電極增長膜232，以及該接觸電極形成步驟36披覆形成所述的接觸電極23時，令所述的接觸電極23與該基板本體21彼此的連接強度提高，進而避免在測試或是安裝中因碰撞而脫落毀損，甚至連帶使得電阻24剝落而導致組件失效。
[0060]參閱圖12、圖13，本發(fā)明一種芯片式排列電阻器2的一個第二較佳實施例是與該第一較佳實施例相似，不同的地方只在于還包含一層由例如玻璃或樹脂構(gòu)成而蓋覆所述的電阻24的絕緣保護層25，用以保護所述的電阻24在測試或正式使用中不因碰撞而失效，并輔助保持阻值的穩(wěn)定；至于，該芯片式排列電阻器2的第二較佳實施例的制造，則是與上述的制造方法相似，不同的地方只在于在該電阻形成步驟34實施后，即實施一個用玻璃或樹脂材料蓋覆所述的電阻24而形成該層絕緣保護層25的保護層形成步驟37，然后，再進行薄板切割步驟35、接觸電極形成步驟36等，而制作得到蓋覆有絕緣保護層25的芯片式排列電阻器2 ;另外，蓋覆形成該絕緣保護層25后，還可以用激光整飾法(laser trimming)熔解、削除該絕緣保護層25與所述的電阻24的部分結(jié)構(gòu)，以調(diào)整每一電阻24的精確實施電阻范圍。
[0061]綜上所述，現(xiàn)有的芯片式排列電阻器I在結(jié)構(gòu)上必須通過電極12位于頂面112及/或長側(cè)面114的結(jié)構(gòu)提高電極12與組件本體11的附著力，而避免電極12脫落、毀損，但如此一來反而除了容易因碰撞電極12位于頂面112及/或長側(cè)面114的結(jié)構(gòu)而導致組件功能失效外，也增加了制程與組件材料結(jié)構(gòu)成本，此外，由于電子組件有朝向微小化的趨勢，而現(xiàn)有的芯片式排列電阻器I在微縮時，會因為電極12位于頂面112及/或是長側(cè)面114的結(jié)構(gòu)間距太小而產(chǎn)生短路的問題。又，傳統(tǒng)上，現(xiàn)有的芯片式排列電阻器I是采用沖壓出多數(shù)pin孔的方式制造，除了會因為模具中的Pin孔很小很脆弱，無法一次沖太多孔，也因為考慮一次沖孔越多組件本體11燒結(jié)變形量就越大的關(guān)系，組件本體11上可使用的有效面積很小，以0201x2芯片式排列電阻器為例，依目前技術(shù)只可達15%。
[0062]而本發(fā)明則是提出一種結(jié)構(gòu)簡單的芯片式排列電阻器2，通過凹陷圖案22而使得接觸電極23可緊密地與基板本體21結(jié)合不脫落，因而可以簡化現(xiàn)有的芯片式排列電阻器I的電極12的結(jié)構(gòu)，大幅降低材料結(jié)構(gòu)成本，同時，更因為組件側(cè)周面無任何電性結(jié)構(gòu)存在，所以在結(jié)構(gòu)上可縮短電流行程，可得到較低的溫度系數(shù)(TCR)，并同時在置件時不會因撞擊到電性結(jié)構(gòu)而造成電阻組件功能失效，大幅提高使用上的便利性與成功率。
[0063]此外，本發(fā)明也同時提出完整的芯片式排列電阻器的制造方法，而以簡化且流暢的制程制作并量產(chǎn)出所述的芯片式排列電阻器2，不但因工序減少而可達到制法簡單成本低，且主要采用鉆石刀切割方式加工以成型，及/或使用激光劃線(laser scribing)方式加工以成型，而未采用沖壓出多數(shù)Pin孔的方式制作，因此無基板本體21燒結(jié)變形量較大的問題，所以大幅提聞基板本體21的有效運用面積比率達80%以上。
【權(quán)利要求】
1.一種芯片式排列電阻器，包含一個由絕緣材料構(gòu)成并概呈長矩形薄片的基板本體、多個由導電材料構(gòu)成并分別呈膜狀的接觸電極，及多個分別由具有預定阻值的導電材料構(gòu)成并呈膜狀的電阻，所述的基板本體具有一個基面、一個相反于該基面的頂面、兩個分別連接該基面與頂面短邊的短側(cè)面，及兩個分別連接該基面與頂面長邊的長側(cè)面；其特征在于: 所述的基面包括多個彼此間隔且臨靠近兩個長邊邊緣分布的電極印刷部，所述的芯片式排列電阻器還包含多個凹陷圖案，每一個凹陷圖案臨靠近該基板本體的兩個長邊邊緣且沿一個自該基面向該頂面的方向形成于每一個電極印刷部，每一個接觸電極填覆滿每一個凹陷圖案地形成于每一個電極印刷部上，每一個電阻形成于其中任兩個彼此相對的電極印刷部間的基面區(qū)域上，且相反兩側(cè)分別與形成在所述兩個相對的電極印刷部上的接觸電極接觸并電連接。
2.根據(jù)權(quán)利要求1所述的芯片式排列電阻器，其特征在于:所述的凹陷圖案分別包括至少一條刻痕。
3.根據(jù)權(quán)利要求2所述的芯片式排列電阻器，其特征在于:所述的凹陷圖案是以鉆石刀切割，及激光切割的其中至少一種方式形成。
4.根據(jù)權(quán)利要求3所述的芯片式排列電阻器，其特征在于:所述的芯片式排列電阻器還包含一層蓋覆所述的電阻的絕緣保護層。
5.根據(jù)權(quán)利要求3或4所述的芯片式排列電阻器，其特征在于:所述接觸電極分別包括至少一層覆蓋于該電極印刷部且位于所述基面與該電阻對應側(cè)間的接觸電極增長膜及一層位于所述接觸電極增長膜與該電阻對應側(cè)的增厚層。
6.—種芯片式排列電阻器的制造方法；其特征在于: 所述的芯片式排列電阻器的制造方法包含: 一個基板本體定義步驟，于一片由絕緣材料構(gòu)成的薄板以多條彼此呈預定間距且交錯分布的折粒線定義出多個呈多組排列的基板本體，其中，每一個基板本體具有一個包括多塊彼此間隔且臨靠近兩條長邊邊緣分布的電極印刷部的基面，及一個相反于該基面的頂面； 一個圖案形成步驟，以鉆石刀切割，及激光切割其中至少一種方式于所述的基板本體的基面的電極印刷部形成一個自該基面向該頂面方向凹陷的凹陷圖案； 一個膜體形成步驟，用導電材料構(gòu)成的糊狀材料填覆滿每一個凹陷圖案地定著于每一個電極印刷部而形成多個接觸電極增長膜； 一個電阻形成步驟，用具有預定阻值的糊狀導電材料定著于所述的電極印刷部間的基面區(qū)域上而形成多個電阻，其中，每一個電阻的相反兩側(cè)分別與其中兩個彼此相對的接觸電極增長膜接觸并電連接； 一個薄板切割步驟，沿所述的折粒線切割定著形成有所述的接觸電極增長膜與所述的電阻的薄板，得到多個芯片式排列電阻器半成品；及 一個接觸電極形成步驟，自所述的芯片式排列電阻器半成品的多個接觸電極增長膜披覆導體材料而增厚成多個接觸電極，并得到多個芯片式排列電阻器。
7.根據(jù)權(quán)利要求6所述的芯片式排列電阻器的制造方法，其特征在于:于所述的電阻形成步驟與薄板切割步驟間還包含一個用絕緣材料形成多層分別蓋覆所述的電阻的絕緣保護層的保護層形成步 驟。
【文檔編號】H01C17/065GK103632778SQ201210424176
【公開日】2014年3月12日 申請日期:2012年10月30日 優(yōu)先權(quán)日:2012年8月24日
【發(fā)明者】王萬平 申請人:旺詮股份有限公司