專利名稱：封裝的存儲芯片、嵌入式設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片封裝技術(shù)領(lǐng)域，特別是涉及ー種封裝的存儲芯片及應(yīng)用該存儲芯片的嵌入式設(shè)備。
背景技術(shù)：
隨著各種便攜式信息裝置對內(nèi)存特性需求的日益多元化，為了解決單ー芯片的集成度和功能不夠完善的問題，出現(xiàn)了可將數(shù)個芯片封裝在一處的多芯片封裝(Multi ChipPackage, MCP)技術(shù)，其優(yōu)點在于能將兩至三種不同特性的芯片封裝在一起形成ー個芯片，這樣就可以減少芯片所占用的空間，提高芯片的集成度和功能完善性。三星電子、現(xiàn)代電子、英特爾等全球重量級的集成電路廠商近期紛紛看好此型內(nèi)存市場前景，競相推出相關(guān)
女ロ
)PR οMCP技術(shù)目前主要用于存儲器中，以滿足手機、電腦、MP3、液晶電視、DVD等電子裝置對存儲器的復(fù)雜特性需求?，F(xiàn)有的MCP技術(shù)主要是將并行非易失閃存(Parallel NOR FLASH)與并行假靜態(tài)隨機存儲器(PSRAM)封裝在一起形成存儲芯片。在這種存儲芯片中，Parallel NOR FLASH與并行PSRAM的數(shù)據(jù)線(或稱數(shù)據(jù)管腳)和地址線(或稱地址管腳)都要復(fù)用才能正常エ作，以64M比特的Parallel NOR FLASH為例，其有16根數(shù)據(jù)線和21根地址線，因而封裝而成的存儲芯片中復(fù)用的地址線和數(shù)據(jù)線的總數(shù)為37根。而利用MCP技術(shù)在進行芯片封裝時，要將兩個芯片中復(fù)用的兩根線(或稱管腳)通過打線的方式匯聚到ー個球上，則上述將64M比特的Parallel NOR FLASH與并行PSRAM封裝而成的存儲芯片至少具有37個球。可見，利用Parallel NOR FLASH與并行PSRAM來進行芯片封裝，球的數(shù)量較多，打線難度較大，這也造成封裝而成的存儲芯片的面積不能太小。另外，由于Parallel NOR FLASH的面積比并行PSRAM的面積大得多，這種存儲芯片的面積主要由Parallel NOR FLASH來決定，而由于Parallel NOR FLASH的面積比較大，因此，封裝成的存儲芯片的面積比較大。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種封裝的存儲芯片及應(yīng)用該存儲芯片的嵌入式設(shè)備，能減小封裝而成的存儲芯片的面積。本發(fā)明解決上述技術(shù)問題的技術(shù)方案如下一種封裝的存儲芯片，該芯片包括封裝的串行非易失閃存SPI NOR FLASH和并行假靜態(tài)隨機存儲器PSRAM ;SPI NOR FLASH包括時鐘輸入管腳CLKl和四個輸入輸出管腳；并行PSRAM包括時鐘輸入管腳CLK2、四個以上的地址輸入和數(shù)據(jù)輸入輸出管腳；其中，SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，CLKl與CLK2相連。本發(fā)明的有益效果是本發(fā)明中，由于僅將SPI NOR FLASH的時鐘輸入管腳CLKl和并行PSRAM的時鐘輸入管腳CLK2相連，將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，從而實現(xiàn)這些管腳的復(fù)用，而兩個芯片的其他管腳不復(fù)用，即可使二者封裝而成的存儲芯片正常工作，因此，本發(fā)明大大減少了芯片封裝需要復(fù)用的管腳數(shù)量。管腳數(shù)量的減少，意味著存儲芯片中焊球的數(shù)量大大減少，打線難度也相應(yīng)地大大降低，封裝而成的存儲芯片的面積可進ー步減小。同吋，由于SPI NOR FLASH的面積也遠小于Parallel NOR FLASH，因此，本發(fā)明提供的這種封裝的存儲芯片的面積也就遠小于現(xiàn)有技術(shù)中的封裝存儲芯片。在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明還可以做如下改進進一歩，SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連。進ー步，所述SPI NOR FLASH為標(biāo)準(zhǔn)SPI NOR FLASH，其四個輸入輸出管腳分別為SI、SO、WP#和HOLD# ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別為 ADQO、ADQ1、ADQ2、ADQ3 ;其中，SI 與 ADQO、SO 與 ADQU WP# 與 ADQ2、HOLD# 與 ADQ3 分別相連。
進ー步，所述SPI NOR FLASH為兩通道SPI NOR FLASH，其四個輸入輸出管腳分別為1/00、I/0UWP#和HOLD# ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別為 ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00 與 ADQO、1/01 與 ADQKWP# 與 ADQ2.H0LD# 與ADQ3分別相連。進ー步，所述SPI NOR FLASH為四通道SPI NOR FLASH，其四個輸入輸出管腳分別為1/00、1/01、1/02和1/03 ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別為 ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00 與 ADQ0、1/01 與 ADQ1、1/02 與 ADQ2、1/03 與ADQ3分別相連。進一歩，SPI NOR FLASH和并行PSRAM垂直疊封為所述存儲芯片；或，SPI NOR FLASH和并行PSRAM并列封裝為所述存儲芯片。進一歩，該存儲芯片為細間距球柵陣列52球封裝FBGA-52芯片或細間距球柵陣列48球封裝FBGA-48芯片。本發(fā)明還提供了一種應(yīng)用上述的存儲芯片的嵌入式設(shè)備，該嵌入式設(shè)備包括處理芯片和存儲芯片；所述存儲芯片為權(quán)利要求I所述的封裝的存儲芯片；所述處理芯片包括片選管腳、時鐘輸出管腳CLK和四個以上的輸入輸出管腳；所述SPI NOR FLASH和所述并行PSRAM還有各自的片選使能管腳；所述處理芯片的片選管腳與所述SPI NOR FLASH的片選使能管腳、所述并行PSRAM的片選使能管腳均相連；所述CLK1、CLK2相連所形成的所述存儲芯片的時鐘輸入管腳與CLK相連；所述SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，所形成的所述存儲芯片的四個輸入輸出管腳分別與所述處理芯片的輸入輸出管腳中的任意四個相連。進一歩，SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，所形成的所述存儲芯片的四個輸入輸出管腳分別與所述處理芯片的最低四個比特位的輸入輸出管腳相連。進一歩，SPI NOR FLASH和并行PSRAM垂直疊封為所述存儲芯片；
或，SPI NOR FLASH和并行PSRAM并列封裝為所述存儲芯片。


圖I為本發(fā)明提供的封裝的存儲芯片的結(jié)構(gòu)圖；圖2為本發(fā)明提供的各種SPI NOR FLASH與并行PSRAM封裝而成的存儲芯片的實施例的結(jié)構(gòu)圖；圖3為本發(fā)明提供的64M比特的SPI NOR FLASH和32M比特的并行PSRAM封裝而成的FBGA-52芯片的封裝結(jié)構(gòu)圖；圖4為本發(fā)明提供的嵌入式設(shè)備的結(jié)構(gòu)圖。
具體實施例方式以下結(jié)合附圖對本發(fā)明的原理和特征進行描述，所舉實例只用于解釋本發(fā)明，并 非用于限定本發(fā)明的范圍。圖I為本發(fā)明提供的封裝的存儲芯片的結(jié)構(gòu)圖。如圖I所示，該存儲芯片包括封裝起來的串行非易失閃存(SPI NOR FLASH)和并行假靜態(tài)隨機存儲器(PSRAM) ；SPI NORFLASH包括時鐘輸入管腳(CLKl)和四個輸入輸出管腳；并行PSRAM包括時鐘輸入管腳(CLK2)、四個以上的地址輸入和數(shù)據(jù)輸入輸出管腳；其中，SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，CLKl與CLK2相連。這里，SPI NOR FLASH是串行的非易失閃存，其管腳數(shù)量要比現(xiàn)有技術(shù)中所用的Parallel NOR FLASH少得多，因此，其面積也比Parallel NOR FLASH要小很多。如圖I所示，SPI NOR FLASH具有4個輸入輸出管腳，這些輸入輸出管腳可為SPINOR FLASH輸入和輸出數(shù)據(jù)的管腳，每個管腳對應(yīng)于輸入和輸出其存儲的數(shù)據(jù)的ー個比特位，圖I中第I位的輸入輸出管腳與最高比特位對應(yīng)，第2位輸入輸出管腳與次高比特位對應(yīng)，依此類推，第3、4位輸入輸出管腳分別與次低比特位和最低比特位對應(yīng)。SPI NOR FLASH的時鐘輸入管腳CLKl為該芯片的時鐘輸入端。本發(fā)明所用的并行PSRAM具有η個地址輸入和數(shù)據(jù)輸入輸出管腳，這里的η不小于4。值得指出的是，并行PSRAM的地址輸入和數(shù)據(jù)輸入輸出管腳可以作為該芯片的地址輸入管腳，以供向井行PSRAM輸入地址，還可以作為其輸入和輸出數(shù)據(jù)的管腳，供并行PSRAM輸入和輸出數(shù)據(jù)。并行PSRAM的各地址輸入和數(shù)據(jù)輸入輸出管腳均與并行PSRAM的地址或數(shù)據(jù)的ー個比特位相對應(yīng)，例如，圖I所示的第I位地址輸入和數(shù)據(jù)輸入輸出管腳與其地址或數(shù)據(jù)的最高比特位對應(yīng)，第2位地址輸入和數(shù)據(jù)輸入輸出管腳與次高比特位對應(yīng)，依此類推，第η位地址輸入和數(shù)據(jù)輸入輸出管腳與最低比特位對應(yīng)。另外，并行PSRAM的時鐘輸入管腳CLK2為該芯片的時鐘輸入端。本發(fā)明中，將CLKl與CLK2相連，意味著對二者進行了復(fù)用，這樣，CLKl管腳與CLK2管腳各通過一條打線與ー個球相連。同樣，本發(fā)明中，將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，意味著對這些管腳也實現(xiàn)了復(fù)用，這樣，相連的兩個管腳各通過一條打線與ー個球相連，這僅需要四個球即可實現(xiàn)。值的指出的是，本發(fā)明中所述的球，均指的是封裝的存儲芯片上的焊球。上述與SPI NOR FLASH四個輸入輸出管腳分別相連的并行PSRAM的地址輸入和數(shù)據(jù)輸入輸出管腳是其任意四個地址輸入和數(shù)據(jù)輸入輸出管腳，目前比較主流的做法是將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳(圖I中的第n-3位至第η位地址輸入和數(shù)據(jù)輸入輸出管腳)分別相連。本發(fā)明利用MCP技術(shù)，將SPI NOR FLASH和并行PSRAM封裝在一個塑料封裝外殼內(nèi)，所得到的存儲芯片是ー種ー級單封裝的芯片，該芯片大大節(jié)約了印刷電路板(PCB)的空間。另外，該存儲芯片的復(fù)雜性相對較低，無需高氣密性和經(jīng)受嚴(yán)格的機械沖擊試驗要求，當(dāng)需要在有限的PCB面積內(nèi)采用高密度封裝時，可以達到更高的封裝密度。由此可見，本發(fā)明中，由于僅將SPI NOR FLASH的時鐘輸入管腳CLKl和并行PSRAM的時鐘輸入管腳CLK2相連，將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四 個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，從而實現(xiàn)這些管腳的復(fù)用，而兩個芯片的其他管腳不復(fù)用，即可使二者封裝而成的存儲芯片正常工作，因此，本發(fā)明大大減少了芯片封裝需要復(fù)用的管腳數(shù)量。管腳數(shù)量的減少，意味著存儲芯片中焊球的數(shù)量大大減少，打線難度也相應(yīng)地大大降低，封裝而成的存儲芯片的面積可進ー步減小。同時，由于SPI NOR FLASH的面積也遠小于Parallel NOR FLASH，因此，本發(fā)明提供的這種封裝的存儲芯片的面積也就遠小于現(xiàn)有技術(shù)中的封裝存儲芯片。本發(fā)明將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，在滿足芯片封裝應(yīng)用需求的同時，減少了封裝得到的存儲芯片的輸入輸出管腳的數(shù)目，因此，該存儲芯片在與其他芯片相連吋，輸入輸出管腳的連線數(shù)量較少，從而降低了該存儲芯片的應(yīng)用成本。SPI NOR FLASH的種類比較多，例如，有標(biāo)準(zhǔn)SPI NOR FLASH，其時鐘頻率為120MHz ;還有兩通道SPI NOR FLASH，其時鐘頻率為240MHz ;還有四通道SPI NOR FLASH，其時鐘頻率為480MHz。本發(fā)明中的SPI NOR FLASH可以為上述的任ー種SPI NOR FLASH。圖2為本發(fā)明提供的各種SPI NOR FLASH與并行PSRAM封裝而成的存儲芯片的實施例的結(jié)構(gòu)圖，該實施例按照當(dāng)前主流做法，將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，但這不意味著圖2對本發(fā)明中SPI NOR FLASH的輸入輸出管腳與并行PSRAM的地址輸入與數(shù)據(jù)輸入輸出管腳之間的連接關(guān)系做出限制，只要SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入與數(shù)據(jù)輸入輸出管腳分別相連的實施例，均在本發(fā)明的保護范圍之內(nèi)。如圖2所示，每種SPI NOR FLASH均有電壓輸入管腳VCC和電壓地端管腳VSS，并行PSRAM也具有電壓輸入管腳VCC和電壓地端管腳VSS，同時，其還具有數(shù)據(jù)輸入輸出電壓管腳VCCQ和數(shù)據(jù)輸入輸出地端管腳VSSQ。圖2中，在SPI NOR FLASH為標(biāo)準(zhǔn)SPI NOR FLASH的情況下，其四個輸入輸出管腳按照對應(yīng)的數(shù)據(jù)比特位由低到高的順序分別為SI、SO、WP#和HOLD# ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳按照對應(yīng)的數(shù)據(jù)比特位由低到高的順序分別為 ADQO、ADQ1、ADQ2、ADQ3 ;其中，SI 與 ADQO、SO 與 ADQU WP# 與 ADQ2、HOLD# 與 ADQ3 分別相連，即對標(biāo)準(zhǔn)SPI NOR FLASH中的SI、SO、WP#和HOLD#輸入輸出管腳與并行PSRAM中的ADQO, ADQ1、ADQ2、ADQ3地址輸入和數(shù)據(jù)輸入輸出管腳分別實現(xiàn)了復(fù)用，這樣形成的存儲芯片的數(shù)據(jù)傳輸速度為120Mbits/s。在SPI NOR FLASH為兩通道SPI NOR FLASH的情況下，其四個輸入輸出管腳按照對應(yīng)的數(shù)據(jù)比特位由低到高的順序分別為1/00、I/0UWP#和HOLD# ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳按照對應(yīng)的數(shù)據(jù)比特位由低到高的順序分別為ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00 與 ADQ0、I/01 與 ADQKWP# 與 ADQ2.H0LD# 與 ADQ3 分別相連，即對兩通道SPI NOR FLASH中的1/00、1/01、WP#和HOLD#輸入輸出管腳與并行PSRAM中的ADQO、ADQl、ADQ2、ADQ3地址輸入和數(shù)據(jù)輸入輸出管腳分別實現(xiàn)了復(fù)用，這樣形成的存儲芯片的數(shù)據(jù)傳輸速度為240Mbits/s。在SPI NOR FLASH為四通道SPI NOR FLASH的情況下，其四個輸入輸出管腳按照對應(yīng)的數(shù)據(jù)比特位由低到高的順序分別為1/00、1/01、1/02和1/03 ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳按照對應(yīng)的數(shù)據(jù)比特位由低到高的順序分別為ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00 與 ADQ0、I/01 與 ADQl、I/02 與 ADQ2、I/03 與 ADQ3 分別相連，即對四通道SPI NOR FLASH中的1/00、1/01、1/02和1/03輸入輸出管腳與并行PSRAM中的ADQO、ADQl、ADQ2、ADQ3地址輸入和數(shù)據(jù)輸入輸出管腳分別實現(xiàn)了復(fù)用，這樣形成的存儲芯片的數(shù)據(jù)傳輸速度為480Mbits/s?？梢?，本發(fā)明中的SPI NOR FLASH可以優(yōu)選四通道SPI NOR FLASH，這樣，封裝而成的存儲芯片的數(shù)據(jù)傳輸速度可以高達480Mbits/s。對芯片進行封裝的方式很多，例如，有垂直疊封方式，也有并列封裝方式，本發(fā)明對SPI NOR FLASH和并行PSRAM的封裝方式可以為其中的任ー種，即SPI NOR FLASH和并行PSRAM可以垂直疊封為上述的存儲芯片，也可以并列封裝為上述的存儲芯片。本發(fā)明所提供的由SPI NOR FLASH和并行PSRAM封裝而成的存儲芯片，可以為細間距球柵陣列52球封裝(FBGA-52)芯片，也可以為細間距球柵陣列48球封裝(FBGA-48)芯片。這里，F(xiàn)BGA為Fine-Pitch Ball Grid Array (細間距球柵陣列)的縮寫，是一種在底部有焊球的面陣引腳結(jié)構(gòu)，這種結(jié)構(gòu)可使封裝所需的安裝面積接近于芯片尺寸，這樣，芯片面積與封裝面積之比超過I : I. 14，已經(jīng)相當(dāng)接近I : I的理想情況，本發(fā)明提供的封裝而成的存儲芯片為FBGA-52芯片或FBGA-48芯片，進ー步減小了存儲芯片的總面積。利用這種芯片，可在相同面積內(nèi)裝入更多的芯片，從而増大芯片單位面積的存儲容量。以64M比特的SPI NOR FLASH和32M比特的并行PSRAM封裝而成的FBGA-52芯片為例，其封裝結(jié)構(gòu)可以設(shè)置如圖3所示。圖3所示的該芯片具有52個管腳，分布在6行10列中，每一行用ー個英文字母來編號，每一列用ー個數(shù)字來編號，例如，第A行第5列(簡稱A行5列)的管腳為并行PSRAM的高位字節(jié)使能(UB#)管腳。圖3中，SPI NOR FLASH上的CLKl管腳與并行PSRAM上的CLK2管腳相連復(fù)用后形成ー個CLK管腳(B行4列)，該管腳作為SPI NOR FLASH和并行PSRAM芯片封裝而成的存儲芯片的時鐘輸入管腳。圖3中共有兩個VCCQ管腳，分別位于C行I列和E行8列，這兩個VCCQ管腳可以作為SPI NOR FLASH和并行PSRAM芯片的數(shù)據(jù)輸入輸出電壓管腳。同樣，圖3中也有兩個VSSQ管腳，分別位于C行10列和E行3列，二者也可以作為SPI NOR FLASH和并行PSRAM芯片的數(shù)據(jù)輸入輸出地端管腳使用。另外，B行5列的VCC管腳可作為二者的電壓輸入管腳，D行I列的VSS管腳可作為二者的電壓地端管腳。由于本發(fā)明將SPI NOR FLASH的四個輸入輸出管腳(如標(biāo)準(zhǔn)SPI NOR FLASH的SI、S0、WP# 和 HOLD# 管腳，兩通道 SPI NOR FLASH 的 1/00、1/01、WP# 和 HOLD# 管腳，四通道SPI NOR FLASH的1/00、1/01、1/02和1/03管腳)分別與并行PSRAM的任意四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳(如最低比特位的四個地址輸入和數(shù)據(jù)輸入輸出管腳ADQ0、ADQ1、ADQ2、ADQ3)相連而實現(xiàn)復(fù)用，形成了整個存儲芯片的四個輸入輸出管腳，因此，圖3中未出現(xiàn)SPI NOR FLASH中以上管腳的標(biāo)識，而用與其復(fù)用的并行PSRAM中相應(yīng)管腳的標(biāo)識來表示封裝成的存儲芯片上的相應(yīng)輸入輸出管腳。如圖3中，并行PSRAM具有16個地址輸入和數(shù)據(jù)輸入輸出管腳，ADQ后面的數(shù)字越大，其對應(yīng)的比特位也越高，例如，ADQO為并行PSRAM的地址輸入和數(shù)據(jù)輸入輸出管腳中與最低比特位對應(yīng)的管腳，而ADQ15則與最高比特位對應(yīng)。同樣，圖3中的ADQ0-ADQ15可以為并行PSRAM芯片的地址輸入管腳，以輸入 地址，還可以為其數(shù)據(jù)輸入輸出的管腳，用于輸入或輸出數(shù)據(jù)。圖3中其他管腳的含義如下表所示。
ADQ4-ADQ15并行PSRAM地址輸入和數(shù)據(jù)輸入輸出第4-15位
A16-A20并行PSRAM地址輸入第16-20位
UB#并行PSRAM高位字節(jié)使能
LB#并行PSRAM低位字節(jié)使能
AVDtt并行PSRAM地址有效輸入
CRE并行PSRAM控制寄存器使能
CS#并行PSRAM片選使能
0E#并行PSRAM輸出使能
WE#并行PSRAM寫使能
CE#SPI NOR FLASH芯片選使能
NC空
WAIT#并行PSRAM數(shù)據(jù)有效判斷
RESET#SPI NOR FLASH 復(fù)位
CRE并行PSRAM寄存器控制使能圖3所示的存儲芯片的長度和寬度可以均達到6. 00毫米，厚度可以達到O. 90毫米，誤差均為O. 10毫米。該存儲芯片長度方向上的球體最大中心距(圖3中第I-第10列方向上，每行第I列的球與第10列的球之間的中心距)為4. 50毫米，寬度方向上的球體最大中心距(圖3中第A-第F行方向上，每列第A行與第F行的球之間的中心距)為2. 50毫米，并且，每行和每列相鄰的兩個球之間的中心距為O. 50毫米；每個球的直徑為O. 30毫米，誤差為O. 05毫米；每個球在存儲芯片表面的高度為O. 23毫米，誤差為O. 50毫米。本發(fā)明提供的上述的封裝而成的存儲芯片可以應(yīng)用于XIP(execute In Place,芯片內(nèi)執(zhí)行)存儲架構(gòu)，SPI NOR FLASH可存儲應(yīng)用程序，在并行PSRAM中運行該應(yīng)用程序。本發(fā)明還提供了一種應(yīng)用上述的封裝的存儲芯片的嵌入式設(shè)備，圖4為本發(fā)明提供的嵌入式設(shè)備的結(jié)構(gòu)圖。如圖4所示，該嵌入式設(shè)備包括處理芯片和存儲芯片，這里的存儲芯片即為上述的封裝的存儲芯片，該封裝的存儲芯片包括封裝的串行非易失閃存(SPINOR FLASH)和并行假靜態(tài)隨機存儲器(PSRAM) ；SPI NOR FLASH包括時鐘輸入管腳CLKl和四個輸入輸出管腳；并行PSRAM包括時鐘輸入管腳CLK2以及四個以上的地址輸入和數(shù)據(jù)輸入輸出管腳；其中，SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，CLKl與CLK2相連。 處理芯片包括片選管腳、時鐘輸出管腳CLK和四個以上的輸入輸出管腳；SPI NOR FLASH和并行PSRAM還有各自的片選使能管腳；處理芯片的片選管腳與SPI NOR FLASH的片選使能管腳、并行PSRAM的片選使能管腳均相連；CLK1、CLK2相連所形成的存儲芯片的時鐘輸入管腳與CLK相連；SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，所形成的存儲芯片的四個輸入輸出管腳分別與處理芯片的輸入輸出管腳中的任意四個相連。該嵌入式設(shè)備中，SPI NOR FLASH的四個輸入輸出管腳以及并行PSRAM的所有地址輸入和數(shù)據(jù)輸入輸出管腳的用途與圖I所示的封裝的存儲芯片中的相應(yīng)管腳相同，即SPINOR FLASH的輸入輸出管腳為其輸入和輸出數(shù)據(jù)的管腳，每個管腳對應(yīng)于數(shù)據(jù)的ー個比特位；并行PSRAM的地址輸入和數(shù)據(jù)輸入輸出管腳為其地址輸入管腳和數(shù)據(jù)輸入/輸出的管腳，每個管腳與地址或數(shù)據(jù)的ー個比特位相對應(yīng)。該嵌入式設(shè)備中的處理芯片的輸入輸出管腳為其輸出地址、輸入/輸出數(shù)據(jù)的管腳，且每個管腳與地址或數(shù)據(jù)的ー個比特位相對應(yīng)。該嵌入式設(shè)備中，處理芯片可通過片選管腳和相應(yīng)芯片的片選使能管腳將片選信號分別發(fā)送到SPI NOR FLASH和并行PSRAM，從而使這兩個芯片分別處于工作狀態(tài)，在選中SPI NOR FLASH和并行PSRAM之ー時，還依次通過CLK及相應(yīng)芯片的時鐘輸入管腳(CLKI或CLK2)將時鐘信號輸出至該被選中的芯片，使其與處理芯片的時鐘同歩。當(dāng)片選信號選中SPI NOR FLASH而不選中并行PSRAM時，并行PSRAM不工作，處理芯片可通過SPI NOR FLASH各比特位的輸入輸出管腳、自身的輸入輸出管腳將SPI NORFLASH所存儲的應(yīng)用程序讀出，然后，處理芯片用片選信號選中并行PSRAM而不選中SPINOR FLASH，則SPI NOR FLASH不工作，處理芯片可將已讀出的應(yīng)用程序以及相應(yīng)的數(shù)據(jù)依次通過自身的各比特位的輸入輸出管腳、并行PSRAM的各比特位的地址輸入和數(shù)據(jù)輸入輸出管腳送入并行PSRAM中進行運算。上述的SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳的連接關(guān)系的主流連接方式為SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，則該連接關(guān)系所形成的存儲芯片的四個輸入輸出管腳分別與處理芯片的最低四個比特位的輸入輸出管腳相連。與圖I相同，圖4中SPI NOR FLASH的四個輸入輸出管腳中，第1-4位依次與數(shù)據(jù)的最高到最低比特位相對應(yīng)，并行PSRAM的η (η不小于4)個地址輸入和數(shù)據(jù)輸入輸出管腳中，第l-η位依次與地址或數(shù)據(jù)的最高到最低比特位相對應(yīng)，同樣，圖4中處理芯片的m(m不小于4)個輸入輸出管腳中，第Ι-m位依次與地址或數(shù)據(jù)的最高到最低比特位對應(yīng)，則上述的主流做法對應(yīng)著SPI NOR FLASH的第1-4位輸入輸出管腳分別與并行PSRAM的第(n_3)至第η位地址輸入和數(shù)據(jù)輸入輸出管腳相連，所形成的封裝的存儲芯片的四個輸入輸出管腳分別與處理芯片的第(m-3)位至第m位輸入輸出管腳相連。
上述的SPI NOR FLASH和并行PSRAM的封裝方式可以為垂直疊封，即二者垂直疊封為上述封裝的存儲芯片。當(dāng)然，二者也可以采取并列封裝方式進行封裝，即SPI NORFLASH和并行PSRAM并列封裝為上述封裝的存儲芯片。該嵌入式設(shè)備由于采用了上述的封裝的存儲芯片，因而面積要比現(xiàn)有技術(shù)小得多，可更廣泛地應(yīng)用于手機、手提電腦、平板電腦等各種便攜式電子裝置以及各種壓縮機、人造板壓機等各種エ業(yè)控制領(lǐng)域。由此可見，本發(fā)明具有以下優(yōu)點(I)本發(fā)明中，由于僅將SPI NOR FLASH的時鐘輸入管腳CLKl和并行PSRAM的時鐘輸入管腳CLK2相連，將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，從而實現(xiàn)這些管腳的復(fù)用，而兩個芯片的其他管腳不復(fù)用，即可使二者封裝而成的存儲芯片正常工作，因此，本發(fā)明大大減少了芯片封裝需要復(fù)用的管腳數(shù)量。管腳數(shù)量的減少，意味著存儲芯片中焊球的數(shù)量大大減少，打線難度也相應(yīng)地大大降低，封裝而成的存儲芯片的面積可進ー步減小。同時，由于SPI NOR FLASH的面積也遠小于Parallel NOR FLASH，因此，本發(fā)明提供的這種封裝的存儲芯片的面積也就遠小于現(xiàn)有技術(shù)中的封裝存儲芯片。(2)本發(fā)明將SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，在滿足芯片封裝應(yīng)用需求的同時，減少了存儲芯片的輸入輸出管腳的數(shù)目，因此，該芯片在與其他芯片相連吋，輸入輸出管腳的連線數(shù)量較少，從而降低了芯片的應(yīng)用成本。(3)本發(fā)明中的SPI NOR FLASH可以優(yōu)選四通道SPI NOR FLASH，這樣，封裝而成的存儲芯片的數(shù)據(jù)傳輸速度可以高達480Mbits/s。(4)本發(fā)明提供的存儲芯片為FBGA-52芯片或FBGA-48芯片，進ー步減小了封裝的存儲芯片的總面積。利用這種芯片，可在相同面積內(nèi)裝入更多的芯片，從而増大芯片單位面積的存儲容量。以上所述僅為本發(fā)明的較佳實施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種封裝的存儲芯片，其特征在于，該芯片包括封裝的串行非易失閃存SPI NORFLASH和并行假靜態(tài)隨機存儲器PSRAM ；SPI NOR FLASH包括時鐘輸入管腳CLKl和四個輸入輸出管腳；并行PSRAM包括時鐘輸入管腳CLK2、四個以上的地址輸入和數(shù)據(jù)輸入輸出管腳；其中，SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，CLKl與CLK2相連。
2.根據(jù)權(quán)利要求I所述的存儲芯片，其特征在于，SPINOR FLASH的四個輸入輸出管腳與并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連。
3.根據(jù)權(quán)利要求2所述的存儲芯片，其特征在于，所述SPINOR FLASH為標(biāo)準(zhǔn)SPI NORFLASH，其四個輸入輸出管腳分別為SI、SO、WP#和HOLD# ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別為ADQ0、ADQ1、ADQ2、ADQ3 ;其中，SI與ADQO、SO與ADQl、WP#與ADQ2、HOLD#與ADQ3分別相連。
4.根據(jù)權(quán)利要求2所述的存儲芯片，其特征在于，所述SPINOR FLASH為兩通道SPINOR FLASH，其四個輸入輸出管腳分別為1/00、1/01、WP#和HOLD# ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別為ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00與ADQ0、1/01 與 ADQl、WP# 與 ADQ2、H0LD# 與 ADQ3 分別相連。
5.根據(jù)權(quán)利要求2所述的存儲芯片，其特征在于，所述SPINOR FLASH為四通道SPINOR FLASH，其四個輸入輸出管腳分別為1/00、1/01、1/02和1/03 ;并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別為ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00與ADQ0、1/01 與 ADQl、1/02 與 ADQ2、1/03 與 ADQ3 分別相連。
6.根據(jù)權(quán)利要求1-5中的任一權(quán)利要求所述的存儲芯片，其特征在于，SPINOR FLASH和并行PSRAM垂直疊封為所述存儲芯片； 或，SPI NOR FLASH和并行PSRAM并列封裝為所述存儲芯片。
7.根據(jù)權(quán)利要求1-5中的任一權(quán)利要求所述的存儲芯片，其特征在于，該存儲芯片為細間距球柵陣列52球封裝FBGA-52芯片或細間距球柵陣列48球封裝FBGA-48芯片。
8.一種嵌入式設(shè)備，其特征在于，該嵌入式設(shè)備包括處理芯片和存儲芯片； 所述存儲芯片為權(quán)利要求I所述的封裝的存儲芯片； 所述處理芯片包括片選管腳、時鐘輸出管腳CLK和四個以上的輸入輸出管腳； 所述SPI NOR FLASH和所述并行PSRAM還有各自的片選使能管腳；所述處理芯片的片選管腳與所述SPI NOR FLASH的片選使能管腳、所述并行PSRAM的片選使能管腳均相連； 所述CLK1、CLK2相連所形成的所述存儲芯片的時鐘輸入管腳與CLK相連； 所述SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，所形成的所述存儲芯片的四個輸入輸出管腳分別與所述處理芯片的輸入輸出管腳中的任意四個相連。
9.根據(jù)權(quán)利要求8所述的嵌入式設(shè)備，其特征在于，SPINOR FLASH的四個輸入輸出管腳與并行PSRAM的最低四個比特位的地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，所形成的所述存儲芯片的四個輸入輸出管腳分別與所述處理芯片的最低四個比特位的輸入輸出管腳相連。
10.根據(jù)權(quán)利要求8或9所述的嵌入式設(shè)備，其特征在于，SPINOR FLASH和并行PSRAM垂直疊封為所述存儲芯片；或，SPI NOR FLASH和并行PSRAM并列封裝為 所述存儲芯片。
全文摘要
本發(fā)明涉及一種封裝的存儲芯片和應(yīng)用該存儲芯片的嵌入式設(shè)備。上述的存儲芯片包括封裝的SPI NOR FLASH和并行PSRAM；SPI NOR FLASH包括時鐘輸入管腳CLK1和四個輸入輸出管腳；并行PSRAM包括時鐘輸入管腳CLK2、四個以上的地址輸入和數(shù)據(jù)輸入輸出管腳；其中，SPI NOR FLASH的四個輸入輸出管腳與并行PSRAM的任意四個地址輸入和數(shù)據(jù)輸入輸出管腳分別相連，CLK1與CLK2相連。利用本發(fā)明的技術(shù)方案，能減小封裝成的存儲芯片的面積。
文檔編號H01L27/115GK102820302SQ20111015439
公開日2012年12月12日 申請日期2011年6月9日 優(yōu)先權(quán)日2011年6月9日
發(fā)明者龍鋼 申請人:北京兆易創(chuàng)新科技有限公司