專利名稱：鍺和iii-v混合共平面的半導(dǎo)體結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更具體地說，本發(fā)明涉及一種共平面異質(zhì)集成半導(dǎo)體結(jié)構(gòu)，尤其涉及一種體硅襯底上鍺和III-V族半導(dǎo)體材料共平面異質(zhì)集成襯底材料，以及根據(jù)該半導(dǎo)體結(jié)構(gòu)制備制造而成的高性能CMOS器件。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)的發(fā)展，特別是當(dāng)器件特征尺寸進(jìn)入22nm及以下節(jié)點技術(shù)時，需要采用高遷移率的半導(dǎo)體材料，如Ge (鍺)、III-V族半導(dǎo)體材料等。Ge具有高的電子遷移率和空穴遷移率，但受限于器件工藝因素(Ge的η型摻雜和η型歐姆接觸等)，Ge的NMOS (N型金屬氧化物半導(dǎo)體)性能一直不理想。然而諸如GaAS之類的III-V族半導(dǎo)體材料具有高電子遷移率，可以制造高性能的NMOS器件。 根據(jù)國家半導(dǎo)體路線(ITRS)，需要研制在絕緣襯底或硅基體上同時具有III-V族材料和Ge材料的異質(zhì)集成高遷移率的半導(dǎo)體襯底材料，以保證集成電路技術(shù)繼續(xù)沿著或超過摩爾定律持續(xù)發(fā)展。同時，研制在絕緣襯底或硅基體上同時具有III-V族材料和Ge材料的異質(zhì)集成高遷移率的半導(dǎo)體襯底材料，也可以為實現(xiàn)單片集成的光電集成芯片、MEMS等多種功能芯片的集成化提供高性能的襯底材料。但是，目前還沒有可行的鍺和III-V族半導(dǎo)體材料混合共平面的硅基體襯底結(jié)構(gòu)上實現(xiàn)高性能CMOS器件的CMOS器件制造方法。其中，所謂III-V族(化合物)半導(dǎo)體材料指的是元素周期表中III族元素(例如B，Al，Ga，In)和V族元素(例如N，P，As，Sb)所形成的化合物。因此，希望提出一種體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成襯底及其結(jié)構(gòu)的制備方法，并在其上實現(xiàn)高性能CMOS器件。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的就是提供一種體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成襯底及其結(jié)構(gòu)的制備方法、以及根據(jù)該襯底及其結(jié)構(gòu)制成的高性能CMOS器件。根據(jù)本發(fā)明第一方面，提供了一種體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)，尤其是一種體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成襯底材料及其制備方法。在根據(jù)本發(fā)明的體硅襯底上鍺和III-V族半導(dǎo)體材料共平面異質(zhì)集成的半導(dǎo)體襯底材料中，設(shè)有硅支撐襯底，鍺半導(dǎo)體層，III-V族半導(dǎo)體材料層，以及鍺和III-V族半導(dǎo)體材料之間的隔離介質(zhì)材料；所述鍺半導(dǎo)體層位于硅支撐襯底上，III-V族半導(dǎo)體材料層位于部分鍺半導(dǎo)體層之上，頂部與其橫向相鄰的鍺半導(dǎo)體層共平面，鍺和III-V族半導(dǎo)體材料之間的隔離介質(zhì)材料位于體硅襯底之上，其橫向結(jié)構(gòu)為兩側(cè)分別連接鍺半導(dǎo)體層和III-V族半導(dǎo)體材料。
根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)包括根據(jù)本發(fā)明的上述襯底材料，其中，至少包括二種器件，其中，至少器件之一位于鍺半導(dǎo)體層上，而另一器件位于III-V族半導(dǎo)體材料層上。根據(jù)本發(fā)明的制備方法包括制備體硅襯底上的鍺半導(dǎo)體層；在所述鍺半導(dǎo)體層上制備III-V族半導(dǎo)體材料層；進(jìn)行第一次光刻，將圖 形化窗口刻蝕至鍺層以便形成凹槽；在所述凹槽中制備側(cè)墻；采用選擇性外延制備鍺薄膜；進(jìn)行化學(xué)機(jī)械研磨以獲得鍺和III-V族半導(dǎo)體材料共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)；去除側(cè)墻及緊靠側(cè)墻處的缺陷鍺層部分；實現(xiàn)鍺和III-V族半導(dǎo)體材料之間的隔離；通過形成MOS結(jié)構(gòu)來制備鍺溝道PMOS和III-V溝道NM0S。從而，根據(jù)本發(fā)明的體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法在鍺和III-V族半導(dǎo)體材料混合共平面的娃基體襯底結(jié)構(gòu)上實現(xiàn)了高性能的CMOS器件。優(yōu)選地，在上述體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法中，所述III-V族半導(dǎo)體材料層包括GaAs、或AlAs、或AlGaAs、InGaAs等材料。優(yōu)選地，在上述體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法中，所述側(cè)墻是二氧化硅側(cè)墻或氮化硅側(cè)墻。優(yōu)選地，在上述體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法中，所述制備體硅襯底上的鍺半導(dǎo)體層的步驟包括采用外延或鍵合技術(shù)在體硅襯底上生長鍺半導(dǎo)體層。優(yōu)選地，在上述體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法中，所述在鍺半導(dǎo)體層上制備III-V族半導(dǎo)體材料層的步驟采用外延或鍵合技術(shù)。優(yōu)選地，在上述體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法中，所述去除側(cè)墻及緊靠側(cè)墻處的缺陷鍺層部分的步驟采用淺槽隔離技術(shù)。進(jìn)一步優(yōu)選地，在所述淺槽隔離技術(shù)中進(jìn)行了第二次光刻。優(yōu)選地，在上述體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法中，所述實現(xiàn)鍺和III-V族半導(dǎo)體材料之間的隔離的步驟采用二氧化硅來實現(xiàn)鍺和III-V族半導(dǎo)體材料之間的隔離。進(jìn)一步優(yōu)選地，所述二氧化硅沉積是通過高密度等離子體沉積技術(shù)實現(xiàn)。根據(jù)本發(fā)明的第二方面，提供了一種根據(jù)本發(fā)明第一方面所述的體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法制成的高性能CMOS器件。由于采用了根據(jù)本發(fā)明第一方面所述的體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法，因此，本領(lǐng)域技術(shù)人員可以理解的是，根據(jù)本發(fā)明第二方面的CMOS器件同樣能夠?qū)崿F(xiàn)根據(jù)本發(fā)明的第一方面的體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法所能實現(xiàn)的有益技術(shù)效果。


結(jié)合附圖，并通過參考下面的詳細(xì)描述，將會更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點和特征，其中
圖I是根據(jù)本發(fā)明實施例的CMOS器件制造方法的流程圖。圖2是圖I所示的第一步驟SO之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。圖3是圖I所示的第二步驟SI之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。圖4是圖I所示的第三步驟S2之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。圖5是圖I所示的第四步驟S3之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。圖6是圖I所示的第五步驟S4之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。圖7是圖I所示的第六步驟S5之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。

圖8是圖I所示的第七步驟S6之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。圖9是圖I所示的第八步驟S7之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。圖10是圖I所示的第九步驟S8之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號。
具體實施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實施例和附圖對本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。圖I是根據(jù)本發(fā)明實施例的體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法的流程圖。如圖I所示，根據(jù)本發(fā)明實施例的體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法包括如下步驟第一步驟S0，用于制備體硅襯底sub上的鍺半導(dǎo)體層；更具體地說，該制備體硅襯底SUb上的鍺半導(dǎo)體層的步驟例如可以包括采用外延或鍵合技術(shù)在體硅襯底SUb上形成鍺半導(dǎo)體層G。圖2是圖I所示的第一步驟SO之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。第二步驟SI，用于在鍺半導(dǎo)體層上制備III-V族半導(dǎo)體材料層X ;圖3是圖I所示的第二步驟Si之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。優(yōu)選地，在鍺半導(dǎo)體層上制備III-V族半導(dǎo)體材料層X的步驟采用的是外延技術(shù)或鍵合技術(shù)。需要說明的是，此處所謂III-V族半導(dǎo)體材料指的是元素周期表中III族元素(例如B，Al, Ga, In)和V族元素(例如N，P, As, Sb)所形成的化合物半導(dǎo)體材料。并且，優(yōu)選地，在一個具體示例中，該III-V族半導(dǎo)體材料層X中的III-V族半導(dǎo)體材料包括但不限于GaAs、或AlAs、或AlGaAs、InGaAs。并且，在上述III-V族半導(dǎo)體材料采用GaAs、或AlAs、或AlGaAs、InGaAs的情況下,最終所得到的CMOS器件性能最佳。第三步驟S2，用于進(jìn)行第一次光刻，將圖形化窗口刻蝕至鍺層以便形成凹槽；SP，第一次光刻以鍺層G作為阻止層，其不對鍺層G進(jìn)行光刻。圖4是圖I所示的第三步驟S2之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。第四步驟S3，用于在所述凹槽中制備側(cè)墻S。圖5是圖I所示的第四步驟S3之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。優(yōu)選地，在一個具體示例中，所述側(cè)墻S是二氧化硅側(cè)墻或氮化硅側(cè)墻。第五步驟S4，用于采用選擇性外延制備鍺薄膜G。圖6是圖I所示的第五步驟S4之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。
第六步驟S5，用于進(jìn)行化學(xué)機(jī)械研磨(CMP)以獲得鍺和III-V族半導(dǎo)體材料共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)。圖7是圖I所示的第六步驟S5之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。第七步驟S6，用于去除側(cè)墻及緊靠側(cè)墻處的缺陷鍺層部分。圖8是圖I所示的第七步驟S6之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。優(yōu)選地，在一個具體示例中，去除側(cè)墻及緊靠側(cè)墻處的缺陷鍺層部分的步驟采用淺槽隔離技術(shù)。進(jìn)一步優(yōu)選地，在所述淺槽隔離技術(shù)中進(jìn)行了第二次光刻。需要說明的是，該第七步驟S6實際上在體硅襯底sub上形成了小溝槽，也就是以體硅襯底SUb為底部的開口結(jié)構(gòu)。第八步驟S7，用于實現(xiàn)鍺和III-V族半導(dǎo)體材料之間的隔離Y。圖9是圖I所示的第八步驟S7之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。優(yōu)選地，在一個具體示例中，實現(xiàn)鍺和III-V族半導(dǎo)體材料之間的隔離Y的步驟采用二氧化硅作為隔離物Y來實現(xiàn)鍺和III-V族半導(dǎo)體
材料之間的隔離。進(jìn)一步優(yōu)選地，所述二氧化硅是通過高密度等離子沉積的。第九步驟S8，用于通過形成MOS結(jié)構(gòu)GT來制備鍺溝道PMOS和III-V溝道NM0S。形成MOS結(jié)構(gòu)GT的方法可以采用本領(lǐng)域公知的任何適當(dāng)?shù)姆椒ǎ景l(fā)明并不對形成MOS結(jié)構(gòu)GT的具體方法或步驟進(jìn)行限定。并且，附圖10中示出了三個MOS結(jié)構(gòu)GT，但是三個MOS結(jié)構(gòu)GT僅僅用于示例，其并不用于對本發(fā)明的MOS結(jié)構(gòu)GT的數(shù)量和位置間隔進(jìn)行具體限定。圖10是圖I所示的第九步驟S8之后得到的半導(dǎo)體結(jié)構(gòu)示意圖。由此可以看出，通過步驟SO至步驟S8，根據(jù)本發(fā)明實施例的制備方法在鍺和III-V族半導(dǎo)體材料混合共平面的硅基體襯底結(jié)構(gòu)上實現(xiàn)了高性能的CMOS器件。并且，上述體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法尤其適用于當(dāng)器件特征尺寸進(jìn)入22nm及以下節(jié)點技術(shù)時制造CMOS器件。在器件特征尺寸進(jìn)入22nm及以下節(jié)點技術(shù)時,通過上述體娃襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法制成的CMOS器件尤其優(yōu)于現(xiàn)有技術(shù)的CMOS器件制造方法所制成的CMOS器件。根據(jù)本發(fā)明的另一實施例，本發(fā)明還涉及根據(jù)圖I所示的體硅襯底上鍺和III-V族半導(dǎo)體材料混合共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)的制備方法的流程制成的CMOS器件，例如一個如圖9所示的布置在鍺和III-V族半導(dǎo)體材料混合共平面的硅基體襯底結(jié)構(gòu)上的CMOS器件。可以理解的是，雖然本發(fā)明已以較佳實施例披露如上，然而上述實施例并非用以限定本發(fā)明。對于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種體硅襯底上鍺和III-V族半導(dǎo)體材料共平面異質(zhì)集成的半導(dǎo)體襯底材料，其特征在于設(shè)有硅支撐襯底，鍺半導(dǎo)體層，III-V族半導(dǎo)體材料層，以及鍺和III-V族半導(dǎo)體材料之間的隔離介質(zhì)材料； 所述鍺半導(dǎo)體層位于硅支撐襯底上，III-V族半導(dǎo)體材料層位于部分鍺半導(dǎo)體層之上，頂部與其橫向相鄰的鍺半導(dǎo)體層共平面，鍺和III-V族半導(dǎo)體材料之間的隔離介質(zhì)材料位于體硅襯底之上，其橫向結(jié)構(gòu)為兩側(cè)分別連接鍺半導(dǎo)體層和III-V族半導(dǎo)體材料。
2.—種半導(dǎo)體結(jié)構(gòu)，其包括根據(jù)權(quán)利要求I所述襯底材料，其特征在于至少包括二種器件，其中，至少器件之一位于鍺半導(dǎo)體層上，而另一器件位于III-V族半導(dǎo)體材料層上。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，鍺半導(dǎo)體上的器件為NMOS，III-V族半導(dǎo)體材料層上器件為PMOS。
4.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，用于NMOS器件的鍺半導(dǎo)體層為暴露于表面的鍺半導(dǎo)體層部分。
5.一種根據(jù)權(quán)利要求I所述襯底材料或權(quán)利要求2所述半導(dǎo)體結(jié)構(gòu)的制備方法，其特征在于其具體步驟為 (1)制備體硅襯底上的鍺半導(dǎo)體層； (2)在鍺半導(dǎo)體層結(jié)構(gòu)上制備III-V族半導(dǎo)體材料層； (3)進(jìn)行第一次光刻，將圖形化窗口刻蝕至鍺層以便形成凹槽； (4)在所述凹槽中制備側(cè)墻； (5)采用選擇性外延制備鍺薄膜； (6)進(jìn)行化學(xué)機(jī)械研磨以獲得鍺和III-V族半導(dǎo)體材料共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)； (7)去除側(cè)墻及緊靠側(cè)墻處的缺陷鍺層部分； (8)實現(xiàn)鍺和III-V族半導(dǎo)體材料之間的隔離； (9)通過形成柵極結(jié)構(gòu)來制備鍺溝道PMOS和III-V溝道NMOS。
6.根據(jù)權(quán)利要求I所述襯底材料或權(quán)利3所述的制備方法，其特征在于，所述III-V族半導(dǎo)體材料包括GaAs、或AlAs、或AlGaAs、InGaAs等。
7.根據(jù)權(quán)利要求I所述襯底材料或權(quán)利要求5所述的制備方法，其特征在于，所述III-V族半導(dǎo)體材料形成于鍺半導(dǎo)體之上。
8.根據(jù)權(quán)利要求I所述襯底材料或權(quán)利要求5所述的制備方法，其特征在于，所述側(cè)墻是二氧化硅側(cè)墻或氮化硅側(cè)墻。
9.根據(jù)權(quán)利要求I所述襯底材料或權(quán)利要求5所述的制備方法，其特征在于，所述制備體硅襯底上的鍺半導(dǎo)體層的步驟包括采用外延或鍵合技術(shù)在體硅襯底上生長鍺半導(dǎo)體層。
10.根據(jù)權(quán)利要求I所述襯底材料或權(quán)利要求5所述的制備方法，其特征在于，所述在所述鍺半導(dǎo)體層上制備III-V族半導(dǎo)體材料層的步驟采用外延或鍵合技術(shù)。
11.根據(jù)權(quán)利要求I所述襯底材料或權(quán)利要求5所述的制備方法，其特征在于，所述去除側(cè)墻及緊靠側(cè)墻處的缺陷鍺層部分的步驟采用淺槽隔離技術(shù)。
12.根據(jù)權(quán)利要求I所述襯底材料或權(quán)利要求5所述的制備方法，其特征在于，所述實現(xiàn)鍺和III-V族半導(dǎo)體材料之間的隔離的步驟采用二氧化硅來實現(xiàn)鍺和III-V族半導(dǎo)體材料 之間的隔離。
全文摘要
本發(fā)明提供了一種鍺和Ⅲ-V混合共平面的半導(dǎo)體結(jié)構(gòu)及其制備方法。鍺和Ⅲ-V族半導(dǎo)體材料共平面異質(zhì)集成的半導(dǎo)體結(jié)構(gòu)包含至少一個形成在體硅襯底上的鍺襯底，而另一襯底是被形成在鍺半導(dǎo)體上的Ⅲ-V族半導(dǎo)體材料。的制備方法包括制備體硅襯底上的鍺半導(dǎo)體層；在鍺半導(dǎo)體層上制備Ⅲ-V族半導(dǎo)體材料層；進(jìn)行第一次光刻，將圖形化窗口刻蝕至鍺層以形成凹槽；在所述凹槽中制備側(cè)墻；采用選擇性外延制備鍺薄膜；進(jìn)行化學(xué)機(jī)械研磨以獲得鍺和Ⅲ-V族半導(dǎo)體材料共平面的異質(zhì)集成半導(dǎo)體結(jié)構(gòu)；去除側(cè)墻及緊靠側(cè)墻處的缺陷鍺層部分；實現(xiàn)鍺和Ⅲ-V族半導(dǎo)體材料之間的隔離；通過形成MOS結(jié)構(gòu)來制備包含鍺溝道PMOS和Ⅲ-V溝道NMOS的高性能CMOS器件。
文檔編號H01L21/336GK102790054SQ20111012639
公開日2012年11月21日 申請日期2011年5月16日 優(yōu)先權(quán)日2011年5月16日
發(fā)明者卞劍濤, 張苗, 狄增峰, 王曦 申請人:中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所