專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)，尤其涉及一種具有高介電常數(shù)介電質(zhì)與多晶硅 柵極的半導(dǎo)體元件及其制造方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)已歷經(jīng)快速的成長(zhǎng)，每一新世代的IC均比前一
世代更小且包含更復(fù)雜的電路。然而，這也代表ic制造工藝的復(fù)雜度越來(lái)
越高，因此IC制造工藝也需要取得同樣的進(jìn)展才能實(shí)現(xiàn)新世代的集成電路。
集成電路不斷朝著微縮化發(fā)展(在更小的幾何尺寸上制作出更高密度的 功能性電路)以增加生產(chǎn)效率并降低制作成本。此微縮化造成了相對(duì)高的功耗
值(power dissipation value)，為了解決此問(wèn)題，可采用低功耗的元件例如互補(bǔ) 式金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor; CMOS)元件。
為了配合元件的微縮化趨勢(shì)，許多材料己被應(yīng)用作為CMOS元件的柵極 與柵介電層，例如可使用金屬材料作為柵極，并以高介電常數(shù)介電質(zhì)(high-k dielectric)作為柵介電層。然而，NMOS與PMOS元件各自的柵極需要不同 功函數(shù)。雖然目前已經(jīng)有許多方法可同時(shí)形成金屬柵極的N功函數(shù)與P功函 數(shù)，例如雙金屬柵極結(jié)構(gòu)及/或蓋層，然而這些方法并非在所有方面均令人滿 意。例如，有效功函數(shù)不足與金屬的熱穩(wěn)定性太差可能導(dǎo)致在制造工藝中臨 界電壓上升與載流子移動(dòng)率下降。

發(fā)明內(nèi)容
本發(fā)明為了解決現(xiàn)有技術(shù)的問(wèn)題而提供一種半導(dǎo)體元件，包括 一半導(dǎo) 體基底； 一晶體管，形成于半導(dǎo)體基底上，晶體管具有一柵極結(jié)構(gòu)，包括 一界面層，位于半導(dǎo)體基底上； 一高介電常數(shù)介電層，位于界面層上； 一蓋 層，位于高介電常數(shù)介電層上，其中蓋層包括氧化硅、氮氧化硅、氮化硅、或前述的組合；以及一多晶硅層，位于蓋層上。
本發(fā)明還提供一種半導(dǎo)體元件的制造方法，包括形成一界面層于一半 導(dǎo)體基底上；形成一高介電常數(shù)介電層于界面層上；形成一蓋層于高介電常 數(shù)介電層上，其中蓋層包括氧化硅、氮氧化硅、氮化硅、或前述的組合；形 成一多晶硅層于蓋層上；以及，圖案化界面層、高介電常數(shù)介電層、蓋層、 及多晶硅層以形成一柵極結(jié)構(gòu)。
本發(fā)明還提供一種半導(dǎo)體元件，包括 一半導(dǎo)體基底； 一晶體管，形成 于半導(dǎo)體基底上，晶體管具有一柵極結(jié)構(gòu)，包括 一界面層，位于半導(dǎo)體基 底上，界面層包括氧化硅、氮氧化硅、氮化硅、或前述的組合； 一高介電常 數(shù)介電層，位于界面層上； 一蓋層，位于高介電常數(shù)介電層上，其中蓋層包 括氧化硅、氮氧化硅、氮化硅、或前述的組合；以及一多晶硅層，位于蓋層 上。
本發(fā)明可改善臨界電壓與載流子移動(dòng)率，可形成高介電常數(shù)柵極介電 層，使用的材料更適合整合在現(xiàn)有的CMOS工藝，并可以避免高介電常數(shù)金 屬柵極技術(shù)的各種問(wèn)題。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉 出優(yōu)選實(shí)施例，并配合所附附圖，作詳細(xì)說(shuō)明如下


圖1為一流程圖，其顯示本發(fā)明實(shí)施例中具有高介電常數(shù)介電質(zhì)與多晶 硅柵極的半導(dǎo)體元件的制作流程。
圖2A 圖2F為一系列剖面圖，用以配合圖1說(shuō)明本發(fā)明實(shí)施例制作半 導(dǎo)體元件的流程。
其中，附圖標(biāo)記說(shuō)明如下-
110、 120、 130、 140、 150、 160、 170 流程步驟
200 半導(dǎo)體元件
202-半導(dǎo)體基底
203~隔離結(jié)構(gòu)
204 PMOS元件
206-NMOS元件210~界面層
212 高介電常數(shù)介電層
214~蓋層
220 多晶硅層
231、 232-光致抗蝕劑圖案
241、 242~柵極堆疊
具體實(shí)施例方式
以下將說(shuō)明本發(fā)明的各種實(shí)施例，在本說(shuō)明書(shū)的各種例子中可能會(huì)出現(xiàn) 重復(fù)的元件符號(hào)以便簡(jiǎn)化描述，但這不代表在各個(gè)實(shí)施例及/或圖示之間有何 特定的關(guān)聯(lián)。另外，當(dāng)提到某一元件位于另一元件"之上"或"上方"，可 代表兩元件之間直接接觸或中間還插有其他元件或膜層。為了簡(jiǎn)化圖示與突 顯本發(fā)明的特征，各元件之間可能未照實(shí)際比例描繪。
請(qǐng)參見(jiàn)圖1，其顯示本發(fā)明實(shí)施例中具有高介電常數(shù)介電質(zhì)與多晶硅柵 極的半導(dǎo)體元件的制作流程100。圖2A 圖2F為一系列剖面圖，用以配合圖 1說(shuō)明本發(fā)明實(shí)施例制作半導(dǎo)體元件200的流程。應(yīng)注意的是，圖2A 圖2F 的半導(dǎo)體元件200可還包含其他元件，但為了突顯本發(fā)明的特征，僅示出 PMOS元件與NMOS元件的柵極結(jié)構(gòu)。另外，圖1的方法100可以實(shí)施于 CMOS制造工藝中，因此在方法100之前，之中，或之后均可以加入額外的 制造工藝。
請(qǐng)參見(jiàn)圖2A，首先提供一半導(dǎo)體基底，如步驟IIO。半導(dǎo)體元件200包 含一半導(dǎo)體基底202，例如硅基底?；?02也可以是碳化硅(SiC)、砷化鎵 (GaAs)、或其他適合的半導(dǎo)體基底?；?02可還包含其他元件例如摻雜區(qū) (p-阱或n-阱)、埋藏層(buried layer)、及/或外延層?；?02也可以是絕緣層 上覆硅(Silicon on Insulator; SOI)基底。在其他實(shí)施例中，基底202可包含摻 雜外延層、梯度(gradient)半導(dǎo)體層、及/或還包括位于另一不同的半導(dǎo)體層之 上的一半導(dǎo)體層，例如位于一硅鍺層上的一硅層。在其他例子中，化合物半 導(dǎo)體基底可包含多層硅結(jié)構(gòu)或硅基底可包含多層化合物半導(dǎo)體結(jié)構(gòu)。
半導(dǎo)體元件200可還包含一隔離結(jié)構(gòu)203例如淺溝槽隔離(STI)或局部硅 氧化(LOCOS)結(jié)構(gòu)，以電性隔離基底上的有源區(qū)204、 206。舉例而言，淺溝槽隔離的形成可包含干蝕刻基底以形成一溝槽，然后以氧化硅、氮化硅、或氮氧化硅等絕緣材料填入上述溝槽。淺溝槽隔離可包含多層結(jié)構(gòu)，例如一熱氧化物襯層加上氧化硅或氮化硅的填充材料。在一實(shí)施例中，淺溝槽隔離的
形成的工藝可包含成長(zhǎng)一墊氧化層、以低壓化學(xué)氣相沉積法(Low-pressurechemical vapor deposition; LPCVD)形成一氮化層、以光刻與蝕刻技術(shù)形成STI開(kāi)口、蝕刻基底形成溝槽、視需要(optionally)成長(zhǎng)一熱氧化襯層以改善溝槽界面、以CVD氧化物填入溝槽、以化學(xué)機(jī)械^F磨(Chemical MechanicalPolishing; CMP)進(jìn)行平坦化、去除氮化層。有源區(qū)204可用來(lái)形成PMOS元件，有源區(qū)206可用來(lái)形成NMOS元件。
接著，形成一界面層210于半導(dǎo)體基底202上，如步驟120。此界面層210可包含厚度約2-20A的二氧化硅。界面層210可采用熱氧化工藝形成，或者使用原子層沉積(ALD)、化學(xué)氣相沉積(CVD)、化學(xué)處理(例如化學(xué)氧化)、前述的組合、或其他適合的熱工藝形成。在其他實(shí)施例中，界面層210可包含氮氧化硅或氮化硅。
請(qǐng)參見(jiàn)圖2B，形成一高介電常數(shù)介電層212于界面層210上，如步驟130。高介電常數(shù)介電層212可使用ALD、 CVD、有機(jī)金屬化學(xué)氣相沉積法(Metal Organic Chemical Vapor Deposition, MOCVD)、物理氣相沉積法(PVD)、前述的組合、或其他適合的沉積工藝形成。高介電常數(shù)介電層212的厚度約5-50A。高介電常數(shù)介電層212可包含二元或三元高介電常數(shù)材料，例如HfO，LaO, AIO， ZrO, TiO, Ta205, Y203， STO, BTO， BaZrO, HfZrO， HfLaO, HfSiO，LaSiO, AlSiO， HfTaO， HfTiO, BST, A1203， Si3N4、前述的組合、或其他適合的材料。此外，高介電常數(shù)介電層212可包含硅化物(silicate)例如HfSiO、LaSiO、AlSiO、前述的組合、或其他適合的材料。
請(qǐng)參見(jiàn)圖2C，形成一蓋層214于高介電常數(shù)介電層212上，如步驟140。蓋層214可用來(lái)降低及/或避免高介電常數(shù)介電層212與其上方多晶硅層220之間的費(fèi)米能階釘扎效應(yīng)(Femi level pinning)。蓋層214例如可包含氧化硅、氮氧化硅、或氮化硅。蓋層214可使用ALD、 CVD、 PVD、或其他適合的沉積工藝形成在高介電常數(shù)介電層212上。另外，可在高介電常數(shù)介電層212上先形成氧化層，然后對(duì)此氧化層進(jìn)行氮化工藝以形成蓋層214。例如，先以CVD、 ALD、及/或PVD沉積氧化層，再對(duì)氧化層進(jìn)行熱氮化工藝。上述
7熱氮化工藝可包括在含氮?dú)怏w下進(jìn)行約500-1200。C的熱回火，其中含氮?dú)怏w例如NH3、 N20、 NO、或N2。在其他實(shí)施例中，可先以CVD、 ALD、及/或PVD沉積氧化層，再對(duì)氧化層進(jìn)行自由基氮化(radicalnitridation)工藝。自由基氮化工藝使用氮自由基作為氮的來(lái)源。蓋層214的厚度例如約2-20A。應(yīng)注意的是，高介電常數(shù)介電層212與蓋層214的形成可以在原位(in-situ)進(jìn)行。
請(qǐng)參見(jiàn)圖2D，以適當(dāng)?shù)某练e方式于蓋層214上形成一多晶硅層220，如步驟150。多晶硅層220的厚度例如約200-2000A。
請(qǐng)參見(jiàn)圖2E，將上述各層圖案化以形成一柵極結(jié)構(gòu)，如步驟160。在一實(shí)施例中，可先以適當(dāng)沉積方式(如旋轉(zhuǎn)涂布法)形成一光致抗蝕劑層，然后進(jìn)行光刻工藝以形成光致抗蝕劑圖案231、 232。然后借由數(shù)個(gè)適當(dāng)?shù)墓に嚥襟E將光致抗蝕劑圖案231、 232轉(zhuǎn)移至底下的多晶硅層220、蓋層214、高介電常數(shù)介電層212、以及界面層210。光致抗蝕劑圖案231、 232可以公知的適當(dāng)工藝剝除。在另一實(shí)施例中，可將一硬掩模層形成于多晶硅層220上，并將上述光致抗蝕劑層形成于硬掩模層上。之后，光致抗蝕劑圖案先轉(zhuǎn)移到硬掩模層上，再轉(zhuǎn)移至底下的材料層以形成柵極結(jié)構(gòu)。上述硬掩模層可包含氮化硅、氮氧化硅、碳化硅、氧化硅、及/或其他適合的介電材料，且可以CVD或PVD形成。
請(qǐng)參見(jiàn)圖2F，借由干蝕刻、濕蝕刻、或干蝕刻與濕蝕刻的組合形成PMOS元件204的柵極堆疊241與NMOS元件206的柵極堆疊242。柵極堆疊241可包含界面層210p、高介電常數(shù)介電層212p、蓋層214p、多晶硅層220p。柵極堆疊242可包含界面層210n、高介電常數(shù)介電層212n、蓋層214n、多晶硅層220n。柵極堆疊241與柵極堆疊242分別作為PMOS元件204與NMOS元件206的柵極。多晶硅層220p與多晶硅層220n可分別摻雜p型與n型摻質(zhì)。多晶硅層的摻雜可與后續(xù)形成源極/漏極區(qū)的離子注入一并進(jìn)行，或在沉積多晶硅層的同時(shí)進(jìn)行摻雜?；蛘?，利用其他公知的工藝進(jìn)行摻雜。
接著，進(jìn)行CMOS制造工藝步驟以完成半導(dǎo)體元件的制作，如步驟170。其余的CMOS制造工藝步驟例如包括形成輕摻雜源極/漏極區(qū)(LDD)、柵極間隔物、源極/漏極區(qū)、金屬硅化物、接觸插塞、內(nèi)連線層、金屬層、內(nèi)層介電層、保護(hù)層等。例如，可借由離子注入在基底202中形成與柵極堆疊241、 242對(duì)齊的輕摻雜源極/漏極區(qū)(LDD)。在PMOS元件204中，柵極堆疊241兩側(cè)的LDD可包含P型摻質(zhì)例如硼。在NMOS元件206中，柵極堆疊242兩側(cè)的LDD可包含N型摻質(zhì)例如磷或砷。在柵極堆疊241、 242兩側(cè)的側(cè)壁上可形成柵極間隔物，其可包含介電材質(zhì)例如氧化硅、氮化硅、碳化硅、氮氧化硅、或前述的組合。此外，柵極間隔物可包含多層結(jié)構(gòu)。柵極間隔物可用公知的沉積與回蝕刻(各向異性蝕刻)技術(shù)形成。
本發(fā)明的實(shí)施例具有許多優(yōu)點(diǎn)，例如本發(fā)明提供一種簡(jiǎn)單且低成本的方法以降低或避免高介電常數(shù)介電層與多晶柵極之間的費(fèi)米能階釘扎效應(yīng)(Femi level pinning)，因此可改善臨界電壓與載流子移動(dòng)率。此外，本發(fā)明的方法與結(jié)構(gòu)可以輕易整合在現(xiàn)有的CMOS制造工藝與半導(dǎo)體設(shè)備，因此可形成高介電常數(shù)柵極介電層。另外，此處所使用的材料例如氧化硅、氮氧化硅、氮化硅、多晶硅等都比金屬柵極更適合整合在現(xiàn)有的CMOS制造工藝。因此本發(fā)明的方法與結(jié)構(gòu)可以避免高介電常數(shù)金屬柵極技術(shù)的各種問(wèn)題，例如N/P金屬圖案化(如光致抗蝕劑剝落)、金屬柵極復(fù)雜的功函數(shù)最佳化工藝、載流子移動(dòng)率下降、可靠性度與電容-電壓阻滯(C-Vhysteresis)等問(wèn)題。
雖然本發(fā)明已以數(shù)個(gè)優(yōu)選實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，例如本發(fā)明的半導(dǎo)體裝置不限于特定的晶體管，而可包括其他裝置例如鰭式場(chǎng)效應(yīng)晶體管、高壓晶體管、雙極性結(jié)晶體管(BJT)、電阻、二極管、電容、及電熔絲(eFuse)等，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
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權(quán)利要求
1.一種半導(dǎo)體元件，包括一半導(dǎo)體基底；一晶體管，形成于該半導(dǎo)體基底上，該晶體管具有一柵極結(jié)構(gòu)，包括一界面層，位于該半導(dǎo)體基底上；一高介電常數(shù)介電層，位于該界面層上；一蓋層，位于該高介電常數(shù)介電層上，其中該蓋層包括氧化硅、氮氧化硅、氮化硅、或前述的組合；以及一多晶硅層，位于該蓋層上。
2. 如權(quán)利要求1所述的半導(dǎo)體元件，其中該晶體管包括一PMOS晶體管 或一 NMOS晶體管。
3. 如權(quán)利要求1所述的半導(dǎo)體元件，其中該多晶硅層的厚度約 200曙2000A。
4. 如權(quán)利要求1所述的半導(dǎo)體元件，其中該蓋層的厚度約2-20A。
5. 如權(quán)利要求1所述的半導(dǎo)體元件,其中該高介電常數(shù)介電層包括:HfO， LaO， AIO， ZrO, TiO, Ta205, Y203, STO， BTO, BaZrO， HfZrO， HfLaO, HfSiO, LaSiO, AlSiO, HfTaO， HfTiO， BST， A1203， Si3N4、或前述的組合。
6. 如權(quán)利要求5所述的半導(dǎo)體元件，其中該高介電常數(shù)介電層的厚度約 5-50A。
7. 如權(quán)利要求1所述的半導(dǎo)體元件，其中該界面層包括氧化硅、氮氧化 硅、氮化硅、或前述的組合。
8. 如權(quán)利要求7所述的半導(dǎo)體元件，其中該界面層的厚度約2-20A。
9. 一種半導(dǎo)體元件的制造方法，包括如下步驟形成一界面層于一半導(dǎo)體基底上； 形成一高介電常數(shù)介電層于該界面層上；形成一蓋層于該高介電常數(shù)介電層上，其中該蓋層包括氧化硅、氮氧化 硅、氮化硅、或前述的組合；形成一多晶硅層于該蓋層上；以及圖案化該界面層、該高介電常數(shù)介電層、該蓋層、及該多晶硅層以形成 一柵極結(jié)構(gòu)。
10. 如權(quán)利要求9所述的半導(dǎo)體元件的制造方法，其中該蓋層的形成方法 包括化學(xué)氣相沉積法、原子層沉積法、物理氣相沉積法、在含氮?dú)怏w下回火 進(jìn)行氮化、氮自由基氮化、或前述的組合。
11. 如權(quán)利要求10所述的半導(dǎo)體元件的制造方法，其中該蓋層的形成包括如下步驟以化學(xué)氣相沉積法、原子層沉積法、或物理氣相沉積法形成一氧化層；及對(duì)該氧化層進(jìn)行一熱氮化處理，該熱氮化處理的溫度約500-1200°C。
12. 如權(quán)利要求10所述的半導(dǎo)體元件的制造方法，其中該蓋層的形成包 括如下步驟-以化學(xué)氣相沉積法、原子層沉積法、或物理氣相沉積法形成一氧化層；及對(duì)該氧化層進(jìn)行一 自由基氮化處理。
13. 如權(quán)利要求9所述的半導(dǎo)體元件的制造方法，其中該界面層的形成方 法包括熱成長(zhǎng)工藝、原子層沉積法、化學(xué)氣相沉積法、或前述的組合。
14. 如權(quán)利要求9所述的半導(dǎo)體元件的制造方法，其中該高介電常數(shù)介電 層與該蓋層的形成是在原位進(jìn)行。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件及其制造方法，該半導(dǎo)體元件包括一半導(dǎo)體基底與形成于半導(dǎo)體基底上的一晶體管。此晶體管具有一柵極結(jié)構(gòu)，包括一界面層，位于半導(dǎo)體基底上；一高介電常數(shù)介電層，位于界面層上；一蓋層，位于高介電常數(shù)介電層上；以及一多晶硅層，位于蓋層上。上述蓋層包括氧化硅、氮氧化硅、氮化硅、或前述的組合。本發(fā)明可改善臨界電壓與載流子移動(dòng)率，可形成高介電常數(shù)柵極介電層，使用的材料更適合整合在現(xiàn)有的CMOS工藝，并可以避免高介電常數(shù)金屬柵極技術(shù)的各種問(wèn)題。
文檔編號(hào)H01L29/78GK101667596SQ20091017050
公開(kāi)日2010年3月10日 申請(qǐng)日期2009年9月4日 優(yōu)先權(quán)日2008年9月4日
發(fā)明者李達(dá)元, 林綱正, 陳啟群, 黃建豪 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司