專利名稱：單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置的制造方法與結(jié)構(gòu)，為單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)，特別是涉及一種整合裝置的制造方法，其中此整合裝置包含有平面金屬氧化電晶體、一或多個(gè)金屬/絕緣體/金屬(Metal-Insulator-Metal；MIM)電容器、和/或一或多個(gè)鰭式場(chǎng)效電晶體(finFET)，以形成記憶體(memory，記憶體即存儲(chǔ)介質(zhì)，存儲(chǔ)器，內(nèi)存等，以下均稱為記憶體)記憶單元，例如單一電晶體位元晶單元(說明本文全文中有多處的“單元”，即為臺(tái)灣技術(shù)術(shù)語“胞”，以下均稱為單元)、和包含一或多個(gè)記憶單元的巨集晶單元(Macro Cells)。
背景技術(shù)：
在半導(dǎo)體的技藝中，所希望的是將RAM(Random Access Memory；隨機(jī)存取記憶體)儲(chǔ)存裝置加入至集成電路上，此集成電路亦包含有其他電路，例如微處理器電路(Microprocessor Circuits；MPUs)、微控制器電路(MicroController Circutis；MCUs)、數(shù)位處理器(Digital Signal Processors；DSPs)、使用儲(chǔ)存資料或參數(shù)資訊的射頻或?yàn)V波器、類比數(shù)位轉(zhuǎn)換器和其類似裝置，或其他需要資料或程式儲(chǔ)存裝置來被可程式化或邏輯電路快速存取的高級(jí)電路。在現(xiàn)有習(xí)知技藝中，此種需求是藉由所謂“嵌入(Embedded)式”RAM電路來達(dá)成，此嵌入式RAM電路可至少包含多電晶體SRAM(StaticAccess Memory；靜態(tài)隨機(jī)存取記憶體)記憶晶單元，或電晶體加電容性儲(chǔ)存晶單元，而有時(shí)每一個(gè)儲(chǔ)存晶單元是由一個(gè)電晶體和一電容所形成，即所謂的1T-RAM位元晶單元。例如Leung等人在公元2000年IEEEInternational ASIC Conference and Exhibits，會(huì)議記錄第32至36頁的論文(題目為“The Ideal SoC Memory1T-SRAM”)中描述到具有一電容的1T-儲(chǔ)存晶單元的應(yīng)用，此1T-儲(chǔ)存晶單元并使用透明(隱藏)更新技術(shù)來建構(gòu)“SRAM”記憶晶單元。
具有嵌入式RAM電路的半導(dǎo)體裝置可分為不同的區(qū)域，以讓相容但不相同的制程步驟和材料被用來建構(gòu)具有不同物理特性的裝置，例如一種BiCMOS(雙載子互補(bǔ)式金屬氧化半導(dǎo)體)半導(dǎo)體裝置的周邊電路包括有大型驅(qū)動(dòng)電路，當(dāng)內(nèi)部或核心邏輯電路僅為CMOS技術(shù)時(shí)，此BiCMOS半導(dǎo)體裝置可包含用以驅(qū)動(dòng)緩沖區(qū)的雙載子電晶體，，此CMOS技術(shù)是實(shí)施在平面技術(shù)中。在其他現(xiàn)有習(xí)知的制程中，其他的嵌入式電路可被制成SOI(SiliconOn Insulator；絕緣層上有硅)或SIMOX(Separation by ImplantationOxygen；氧植入隔離)裝置，其是位于平面電路上，而平面電路是形成于硅基材的表面上。此些整合或嵌入式技術(shù)需被使用來設(shè)置系統(tǒng)在集成電路上(SOICs)或系統(tǒng)在晶片上(SOC)；或建構(gòu)目前正在設(shè)計(jì)或日后將要設(shè)計(jì)的高度積集的微處理器和信號(hào)處理器。
電容為半導(dǎo)體裝置中用以儲(chǔ)存電荷的元件。某些位準(zhǔn)的儲(chǔ)存電荷的存在或消失可代表資料值，例如資料值“0”和“1”是用于典型的二進(jìn)制電路中。在半導(dǎo)體記憶裝置、或包含有嵌入式記憶陣列的半導(dǎo)體集成電路的一部分中，可使用電容為資料儲(chǔ)存元件，此資料儲(chǔ)存元件的讀取和/或?qū)懭胧峭ㄟ^存取電晶體來進(jìn)行，而此存取電晶體是耦接電容儲(chǔ)存元件至位元線，此位元線可用來提供儲(chǔ)存用的寫入資料；或在讀取模式中感測(cè)儲(chǔ)存電荷并將此電荷譯成讀取資料。在某些記憶體陣列中，電晶體和電容是被排列形成1T-RAM晶單元。最受歡迎的記憶體形式為“靜態(tài)”或SRAM，而許多不同的記憶晶單元均可制作成SRAM記憶晶單元，但這些記憶晶單元通常需使用6個(gè)或甚至8個(gè)電晶體來建構(gòu)，比起類似的電容儲(chǔ)存記憶晶單元，其實(shí)質(zhì)占用較多的面積。電容可能需通過自記憶晶單元讀取儲(chǔ)存電荷和將儲(chǔ)存電荷寫回至記憶晶單元來被定期更新。此種情形的記憶晶單元一般是被稱為“動(dòng)態(tài)”RAM或DRAM記憶晶單元。然而，若電容是用于1T-RAM的位元晶單元，其中電容所需的更新相當(dāng)不頻繁，故可通過自動(dòng)電路板上電路而讓電容的更新動(dòng)作不被得知，并在其他操作時(shí)進(jìn)行(一種所謂“隱藏”(Hidden)或“透明”(Transparent)更新)，其可稱為擬靜態(tài)(Pseudo-static)RAM記憶晶單元或正好是1T-RAM(單一電晶體RAM)位元晶單元。
與多電晶體型SRAM記憶晶單元相比較，1T-RAM位元晶單元的一大優(yōu)點(diǎn)為其設(shè)置1面積小，故可以在小硅面積中提供更多的記憶容量。對(duì)系統(tǒng)在晶片上(SoC或SOIC)或應(yīng)用導(dǎo)向集成電路(Application SpecificIntegrated Circuit；ASIC)而言，此記憶晶單元面積的優(yōu)點(diǎn)在嵌入式RAM陣列忠系特別重要。以下列舉三個(gè)美國專利案為本發(fā)明的參考Tzeng等人的美國專利第6,638,813號(hào)(名稱為“Method of Forming a CompositeSpacer to Eliminate Polysilicon Stringers Between Elements in aPseudo SRAM Cell”)、Huang等人的美國專利第6,528,422號(hào)(名稱為“Method to Modify 0.25μM 1T-RAM by Extra Resist Protect Oxide(RPO)Blocking”)、和Chen等人申請(qǐng)的美國專利第6,420,226號(hào)(名稱為“Method to Defining a Buried Stack Capacitor Structure for a OneTransistor RAM Cells”)，這些專利案皆讓渡給本發(fā)明的受讓人，并描述使用電容儲(chǔ)存元件的各種1T-RAM位元晶單元。
巨集晶單元可制造成包含有1T-RAM位元晶單元、及如驅(qū)動(dòng)電路、緩沖區(qū)、時(shí)脈扇出電路、不需電容的其他周邊電路的其他邏輯電路；這些其他相關(guān)電路所使用的電晶體可與儲(chǔ)存記憶晶單元相同或相異；此些巨集晶單元是被組織在一起以成為功能性電路，而形成應(yīng)用導(dǎo)向集成電路，藉由提供已驗(yàn)證和重復(fù)使用的巨集晶單元形式的預(yù)設(shè)功能，可以大幅地減少具有新或修正功能的集成電路的設(shè)計(jì)時(shí)間。巨集晶單元可簡單為少數(shù)幾個(gè)電晶體、或復(fù)雜成嵌入式RAM、ROM、快閃(Flash)或EEPROM(ElectricallyErasable Programmable Read Only Memory；電性可抹除可程式化只讀記憶體)陣列、暫存器檔案或FIFO(First In First Out；先進(jìn)先出)記憶緩沖區(qū)；或巨集晶單元可為包含有嵌入式ROM、RAM和可程式化處理器的完整數(shù)位訊號(hào)處理器(DSP)裝置。
半導(dǎo)體裝置中的電容是通過提供至少兩個(gè)導(dǎo)電板來形成，此些導(dǎo)電平板是被絕緣層或介電層、或多層絕緣材料層所分離。電容量、或針對(duì)兩導(dǎo)電板間的施加電位電容所存的電荷量，是根據(jù)例如導(dǎo)電板面積、兩導(dǎo)電板間的距離和兩導(dǎo)電板間的絕緣體的介電常數(shù)等許多參數(shù)來決定。除了做為儲(chǔ)存元件之外，嵌入于集成電路的電容尚有許多其他應(yīng)用，包括有RC(電阻電容)電路中的元件，用于濾波電路、類比-數(shù)位轉(zhuǎn)換器和數(shù)位-類比轉(zhuǎn)換器和交換式電容網(wǎng)路，并可與應(yīng)用于其他使用電容量做為電路元件的任何電路排列。
MIM(Metal-Insulator-Metal；金屬/絕緣體/金屬)電容為儲(chǔ)存電容的特別重要的類型。MIM電容是由堆疊材料所形成，而此堆疊材料包含有金屬或多晶硅的第一電極或第一導(dǎo)電板、含有包括高K介電材料的各種介電質(zhì)的絕緣層、可為金屬或多晶硅材料的第二電極或第二導(dǎo)電板。MIM電容對(duì)于整合嵌入式應(yīng)用的優(yōu)點(diǎn)為MIM電容可形成于硅基材上的層間絕緣層，因而可有效地提供MIM電容而不會(huì)消耗基材本身的有用的主動(dòng)區(qū)域。此外，MIM電容可被提供在基材的上方，而可設(shè)置平面MOS電晶體裝置于MIM電容的下方，或若使用SOI或SIMOX方式，甚至可置于MIM電容的上方。經(jīng)常，此些導(dǎo)電板的至少之一者是被形成于半導(dǎo)體裝置的金屬化層或金屬內(nèi)連線層中。另一電容導(dǎo)電板則可被形成于一般較接近基材表面的多晶硅層或多晶(Poly)層中；當(dāng)然，MIM電容亦可形成在位于遠(yuǎn)離基材上方的材料層中。平面或“基材內(nèi)”電容，亦可見于Tu等人所申請(qǐng)的美國專利第6,720,232號(hào)(其名稱為“Method of Fabricating an Embedded DRAM forMetal-Insulator-Metal(MIM)Capacitor Structure”)，此專利案是讓渡于本發(fā)明的專利受讓人，在此亦列為本發(fā)明的參考，其是描述形成MIM電容于RAM位元晶單元的基材上方的層間絕緣層中的方法。
由現(xiàn)有習(xí)知技術(shù)可知，若以織構(gòu)導(dǎo)電板來增加導(dǎo)電板的有效面積，可增加整合電容的電容量。已知可使用各種材料和技術(shù)來制造出用于電容的粗糙或具有特定結(jié)構(gòu)的表面，例如可使用沉積和特殊回火、或化學(xué)處理或沉積后蝕刻材料，來產(chǎn)生所謂的半球狀晶粒(Hemispherical GrainMaterial；HGS)材料。這些方法皆可應(yīng)用于MIM電容。
例如可使用絕緣層中的各種所謂的高介電常數(shù)(k)材料來進(jìn)一步加強(qiáng)電容效能。習(xí)知的使用在半導(dǎo)體技術(shù)上的介電材料為二氧化硅，其介電常數(shù)(k)為3.9。介電常數(shù)大于3.9的介電材料可稱為“高介電常數(shù)(k)”的介電材料。例如Ding等人所發(fā)表的論文(“High-Performance MIM Capacitorusing ALD High-k HfO2-Al2O3 Laminate Dielectrtics”，發(fā)表于IEEEElectron Device Letters，Vol.24，No.12，December 2003，pp.730-732)，其是描述具有由兩種材料所形成的介電層的MIM電容，此兩種材料是為氧化鉿(HfO2)和氧化鋁(Al2O3)，其是使用原子層沉積技術(shù)(Atomic LayerDeposition；ALD)來制成類似薄層的層壓“三明治”結(jié)構(gòu)。Yang等人發(fā)表的論文(“High-Density MIM Capacitors using AlTaOx Dielectrics”，發(fā)表于IEEE Electron Device Letters，Vol.24，No.5，May 2003，pp.306-308)是類似地描述在集成電路的MIM儲(chǔ)存電容中使用氧化鋁鉭(AlTaOx)介電材料而獲得的所欲得到的結(jié)果。
請(qǐng)參閱圖1所示，是繪示現(xiàn)有習(xí)知半導(dǎo)體裝置的剖面示意圖，其中此半導(dǎo)體裝置包含形成于單一裝置結(jié)構(gòu)中的平面電晶體、存取電晶體和MIM電容。圖1所示是繪示現(xiàn)有習(xí)知的包含MIM儲(chǔ)存電容位元晶單元的半導(dǎo)體裝置100的剖面示意圖(其是用于圖示說明，而其元件并未按比例繪示，故僅具有描述說明性)。該半導(dǎo)體裝置100，包含具有記憶體區(qū)和邏輯區(qū)的基材101?；?01可為例如具有其他習(xí)知的晶格方向(Crystal Orientation)的硅基材、硅鍺基材或用于半導(dǎo)體技藝的其他習(xí)知基材。此硅基材可為例如在SOI制程中沉積或長成于絕緣體上的硅層。
基材是具有形成于其中的摻雜井區(qū)，如圖1所示的N型井103和P型井105。可使用各種習(xí)知的半導(dǎo)體制程步驟來形成這些摻雜井，包括摻雜離子的離子布植法和其后的熱退火，或其他習(xí)知制程步驟。例如這些井可在形成剖面所示的其他特征前形成；或在沉積閘介電層后，使用高能量離子穿透層的植入法來形成。如此技藝所習(xí)知，周期表的第五族中之一或多個(gè)元素可做為形成N型井的摻質(zhì)。亦如此技藝所習(xí)知，周期表的第三族中之一或多個(gè)元素則可做為形成P型井的摻質(zhì)。如此技藝所習(xí)知，亦可植入惰性材料以改善元件的電性特性。
淺溝渠隔離Shallow Trench Isolation；STI)區(qū)107是形成于基材中，且具有比N型井103和P型井105稍淺的深度。如習(xí)知技藝所知，淺溝渠隔離區(qū)107提供許多優(yōu)點(diǎn)包括由淺溝渠隔離區(qū)107所分開的半導(dǎo)體區(qū)域的電性隔離。淺溝渠隔離區(qū)107可填充有例如高密度電漿(High DensityPlasma；HDP)氧化物材料的絕緣材料。
復(fù)數(shù)個(gè)電晶體是形成于基材101中和上，邏輯區(qū)中的電晶體113和115形成平面MOS電晶體，其可用于行各種邏輯或電性功能。電晶體113是具有形成于N井103中的源極區(qū)和汲極(本文全文中有多處的“汲極”，即為漏極，以下均稱為汲極)區(qū)的P通道元件，此源極區(qū)和汲極區(qū)是被覆蓋有柵極(注本文全文中有多處的“柵極”，即為臺(tái)灣技術(shù)術(shù)語的“閘極”，以下均稱為柵極)介電層或氧化層的通道所隔離，而平面電晶體115則是具有形成于P井105中的源極區(qū)和汲極區(qū)的N道通元件，此源極區(qū)和汲極區(qū)是被覆蓋有柵極介電層或氧化層的通道所隔離。每一個(gè)平面電晶體113和115亦具有多晶硅或金屬柵極端，并且在圖1中，源極區(qū)、汲極區(qū)和柵極區(qū)皆繪示有降阻抗的硅化鈷層，此硅化鈷層是覆蓋或束縛源極、汲極和柵極，此為可造成較佳元件效能的特征選項(xiàng)。藉由形成于層間氧化層153、155和157中的介層堆疊窗(Via Stack)131，淺溝渠隔離區(qū)107可提供讓導(dǎo)電金屬層151接觸多晶硅導(dǎo)體111的連接處。導(dǎo)電金屬層149是藉由延伸穿過層間氧化層153、155和157的介層堆疊窗129而電性耦接至N型通道的平面電晶體115。電晶體113和115圍一P通道和N道組的CMOS邏輯電晶體，并可形成例如反向器(Inyerter)，但是亦可分開使用；或如此技藝所習(xí)知，改變金屬材料層的連接處以做為二極體、開關(guān)電晶體或產(chǎn)生其他功能。
形成于記憶體區(qū)的N型井103中的電晶體119至少包含如圖1所示的RAM儲(chǔ)存晶單元的存取電晶體。雖然圖1是繪示單一存取電晶體和電容，但是實(shí)際裝置可具有數(shù)千個(gè)此些晶單元于典型的設(shè)置中。MIM電容121是形成于基材101上的層間氧化層153和155中，并具有穿過層間氧化層157的接觸插塞123，用以提供電性接觸至P通道電晶體119的源極區(qū)/汲極區(qū)。此電容是MIM電容或MIS(Metal-Insulator-Semiconductor；金屬/絕緣體/半導(dǎo)體)電容，其是形成為如圖所示的垂直電容。接觸插塞123是提供電性接觸至MIM電容的底導(dǎo)電板，且介層窗177是電性接觸至MIM電容的頂導(dǎo)電板，其是電性耦接至金屬導(dǎo)電層143。
如圖1所示的現(xiàn)有習(xí)知裝置是提供平面邏輯電晶體和嵌入式記憶體電路于單一集成電路裝置中?，F(xiàn)將制造圖1所示的現(xiàn)有習(xí)知裝置的制程步驟簡明地描述說明如下。
請(qǐng)參閱圖2所示，是繪示制造圖1的剖面結(jié)構(gòu)的第一部分制程步驟的示意圖，是繪示說明制造如圖1所示的嵌入式記憶體晶單元的制程的早期步驟。在圖2中，基材101是以剖面繪示，且未按比例繪示。基材101為習(xí)知所使用的硅單結(jié)晶(Monocrystalline)基材，但是亦可使用其他習(xí)知的半導(dǎo)體基材材料?；?01可以為主體硅基材(Bulk Silicon Substrate)，或沉積于絕緣體上的SOI區(qū)。在此所示的例子中，基材101為P型材料，但是亦可使用此技藝所知的其他基材型式。墊氧化(Pad Oxide)層102是形成于基材101上。典型地，墊氧化層102為如二氧化硅的習(xí)知墊氧化層材料，而其他來長成或沉積的方式可使用例如包含有四乙氧基硅烷(TEOS)和二氧化硅、或氮氧化物或柵極介電層的復(fù)合氧化物。墊氧化層102可被熱長成于例如溫度800℃至1000℃的氧蒸氣環(huán)境中。墊氧化層102具有多種厚度，例如可為介于約30埃至約300埃的厚度。可用來制造墊氧化層的其他氧化制程包含有在高壓或低壓、高溫或低溫環(huán)境中的干氧氣和無水氯化氫氣中的氧化制程，亦可使用快速熱氧化制程。
材料層104為形成于墊氧化層102上的氮化層。氮化材料層104可由例如氮化硅(Si3N4)所制成，并可使用習(xí)知的沉積技術(shù)來沉積成氮化層，此習(xí)知沉積技術(shù)包含有低壓化學(xué)氣相沉積法(Low Pres sure Chemical VaporDeposition；LPCVD)或電漿輔助氣相沉積法(Plasma Enhanced ChemicalVapor Deposition；PECVD)的制程，例如，使用如NH4和SiH4的氣體為反應(yīng)物在400℃至800℃間的溫度；及300毫托爾至400毫托爾間的壓力。其他方法包含使用LPCVD或PECVD設(shè)備；使用如二氯化烷(SiCl2H2)和氨(NH3)的其他氣體為反應(yīng)物。
請(qǐng)參閱圖3所示，是額外制程步驟之后的圖2的結(jié)構(gòu)的剖面示意圖，是繪示淺溝渠隔離區(qū)107為使用習(xí)知光學(xué)微影圖案化制程(圖中未繪示)后由習(xí)知蝕刻制程所初始形成。例如，可使用電漿蝕刻來去除氮化層、墊氧化層，并蝕刻淺溝渠隔離區(qū)107中的基材。在如此技藝所習(xí)知的電漿蝕刻制程中，第一電極是被設(shè)置于習(xí)知電漿蝕刻制程反應(yīng)器的反應(yīng)室內(nèi)，而基材是被置于第一電極上。第二電極是相分離且相對(duì)于第一電極，例如，第二電極可被置于制程反應(yīng)器的蓋子中或或依附于其上，然而亦可以使用其他排列方式。電漿的氣體介質(zhì)是以流通過反應(yīng)室，無線電頻率或射頻電壓型式(其可包含具有不同頻率的成分)的能源是被施加于兩電極之間以產(chǎn)生氣體放電，此氣體放電可離子化介質(zhì)、形成電漿、離子轟擊和蝕刻晶圓。如此技藝所習(xí)知，可改變氣體和射頻來產(chǎn)生高選擇性和非等向性蝕刻。典型地，干式蝕刻是使用在晶圓暴露于電漿反應(yīng)室的蝕刻氣體中，蝕刻氣體包括例如四氟甲烷(CF4)、三氟甲烷(CHF3)、六氟化硫磺(SF6)或三氟化氮(NF3)，亦可使用如氮、氧和氬的其他氣體。然而，可改變淺溝渠隔離區(qū)107的深度，如使用介于1000埃至5000埃之間的深度。
圖3是繪示了填滿溝渠氧化層106于淺溝渠隔離區(qū)107中后的基材101?？捎枚趸璧腃VD來傳統(tǒng)地形成溝渠氧化層106，此二氧化硅是填滿淺溝渠隔離區(qū)107并進(jìn)一步位于其余的氮化層上?；蛘?，可使用PECVD沉積法來形成溝渠氧化層106。該溝渠氧化層106可以形成于對(duì)硅烷/氧或硅烷/氮前驅(qū)物使用200℃至350℃的溫度的PECVD反應(yīng)器中。溝渠氧化層106的厚度為一變數(shù)，但是可為例如介于約3000埃至約5000埃之間。
圖3是繪示從淺溝渠隔離中去除多余的溝渠氧化層并經(jīng)化學(xué)機(jī)械研磨(Chemical Mechanical Polishing；CMP)后的基材101?；瘜W(xué)機(jī)械研磨是去除多余的材料，并將表面暴露至施加有壓力和旋轉(zhuǎn)的研磨材料而使表面平坦化。可使用如此技藝所習(xí)知的其他習(xí)知CMP步驟。溝渠氧化層106是被去除至某特定厚度；氮化材料層104是被移除，以保留所需量的溝渠氧化層106于基材101表面的淺溝渠隔離區(qū)107中。
圖3是繪示沉積柵極介電層122和電晶體111、113、115、117和119的柵極電極材料；并接著進(jìn)行圖案化和蝕刻來形成具有側(cè)壁的個(gè)別柵極后的基材。使用習(xí)知方法來沉積柵極氧化層或柵極介電層于基材101和淺溝渠隔離區(qū)107上；沉積柵極多晶硅層于柵極氧化層上；進(jìn)行圖案化步驟以形成保護(hù)區(qū)和非保護(hù)區(qū)；使用習(xí)知的蝕刻步驟以去除非保護(hù)區(qū)中的柵極導(dǎo)電材料和柵極氧化材料；再自柵極和多晶硅導(dǎo)電層去除硬罩冪或硬化光阻，以形成如圖3所示的結(jié)構(gòu)。例如柵極氧化層的形成可造成20埃至70埃厚的二氧化硅。
在形成柵極氧化層或介電層后，沉積多晶硅材料或金屬柵極導(dǎo)電材料于氧化層上，以形成柵極電極層，其可為具有約1500埃至約2500埃的厚度的多晶硅層。然后，使用如本技藝所知的習(xí)知光罩和光阻制程來圖案化此多晶硅層和位于其下的柵極，并去除多余材料而留下電晶體113、115和119的柵極和位于其下方的柵極氧化物與多晶硅導(dǎo)體111、117。由于柵極電極是位于淺溝渠隔離區(qū)107的上方而非位于主動(dòng)區(qū)的上方，其當(dāng)然不是做為如剖面所示的區(qū)域中的柵極裝置，反而是提供多晶硅階層的連接區(qū)，以容許其他階層的導(dǎo)電體連接至柵極多晶硅層。
請(qǐng)參閱圖4所示，是施加于圖3結(jié)構(gòu)的離子植入步驟的示意圖，是繪示用以生產(chǎn)集成電路的記憶區(qū)的重要制程步驟。因?yàn)榇搜b置的邏輯區(qū)需要時(shí)可具有與記憶體區(qū)不同的某些物理特征，故在記憶體區(qū)的輕摻雜汲極擴(kuò)散區(qū)和源極擴(kuò)散區(qū)114植入前，使用光罩(圖中未繪示)來產(chǎn)生保護(hù)圖案化光阻層112于邏輯區(qū)的上方，此植入步驟是繪示于圖4中。保護(hù)光阻層112是使用有時(shí)稱為CLDD(Cell Lightly Doped Drain；晶單元輕摻雜汲極)光罩來形成，并用以形成光阻涂布112，此光阻涂布是在CLDD植入步驟中，用以保護(hù)邏輯區(qū)裝置。在記憶體區(qū)裝置的源極和汲極摻雜完成后，使用類似的第二光罩來形成光阻層(圖中未繪示)于記憶體區(qū)上，且當(dāng)使用不同能量和/或不同摻雜材料的離子植入于邏輯裝置區(qū)進(jìn)行輕摻雜汲極擴(kuò)散時(shí)，第二光罩可用來保護(hù)記憶體區(qū)。此非對(duì)稱的光學(xué)微影制程可使單一裝置的記憶體區(qū)和邏輯區(qū)電晶體區(qū)具有最佳化的物理特性，在單一相容的制程中，此兩區(qū)域的物理特性不相同。特別是，此兩區(qū)域是受制于源極和汲極輕摻雜植入的不同且分開的離子植入步驟。
如此技藝所知，當(dāng)柵極多晶硅電極是在源極區(qū)和汲極區(qū)植入步驟前形成時(shí)，此些柵極被稱為自行對(duì)準(zhǔn)，電晶體113、115和119的柵極形成部分光罩于基材上，此基材是在植入步驟中定義出源極區(qū)和汲極區(qū)。在N井區(qū)中，可使用的P型植入是導(dǎo)至較佳為約10-14atoms/cm2至約5×10-15atoms/cm2的濃度；及為2keV至大約5keV的能量，以形成P型區(qū)，其是使用如硼和/或二氟化硼的摻質(zhì)。可使用垂直角度來對(duì)基材進(jìn)行植入步驟，或如習(xí)知技藝所知，某些植入步驟可為口袋型離子植入(Pocket Implant)，其是旋轉(zhuǎn)和傾斜基材以達(dá)成成功的植入?？衫萌缟榛蛄椎膿劫|(zhì)來對(duì)P井區(qū)進(jìn)行N型植入，以達(dá)到如約1013atoms/cm3至約5×1013atoms/cm3的濃度；及約500埃至約1200埃的深度，其是使用約2keV至約5keV的能量來進(jìn)行垂直植入；使用約100keV至約150keV的能量來進(jìn)行較深的植入或口袋型植入。
請(qǐng)參閱圖5所示，是額外制程步驟后的圖4裝置的剖面示意圖，是繪示在記憶體區(qū)或邏輯區(qū)的電晶體；一些層間絕緣層的沉積；以及形成電容于基材上的第一步驟完成后的基材101，其中已進(jìn)行習(xí)知的離子植入和退火步驟，以對(duì)具有電晶體113、115和119的柵極的平面電晶體產(chǎn)生源極區(qū)和汲極區(qū)114。側(cè)壁氧化層124被繪示為沉積在電晶體113、115和119的柵極(即閘極，亦以元件符號(hào)113、115和119來表示)上。此氧化層是藉由習(xí)知的沉積步驟所產(chǎn)生，例如使用習(xí)知沉積技術(shù)(如快速熱氧化)來沉積二氧化硅。側(cè)壁氧化層124可由氮化物、氮氧化硅、氧化物、二氧化硅、氮氧化硅或如氧化層-氮化層-氧化層(ONO)或氮化層-氧化層(NO)的復(fù)合物所形成。
圖5是繪示在形成柵極的側(cè)壁氧化層124于具有柵極的電晶體113、115和119的側(cè)壁上；和完成源極和汲極區(qū)114的源極/汲極(汲極即漏極)深植入步驟后的基材101。因此，源極區(qū)和汲極區(qū)114的每一者皆具有淺區(qū)，此淺區(qū)是位于相鄰的側(cè)壁氧化層下方，且為由習(xí)知離子植入和摻質(zhì)退火步驟所產(chǎn)生的深源極汲極區(qū)的一部分。這些步驟為此技術(shù)領(lǐng)域中具有通常知識(shí)者所知。
圖5是繪示在自動(dòng)對(duì)準(zhǔn)金屬步驟和形成共形的保護(hù)氧化層于完成的電晶體上后的基材101，此些完成的電晶體113、115和119具有柵極與多晶硅導(dǎo)體111和117。如現(xiàn)有習(xí)知技術(shù)所知，沉積于基材上的導(dǎo)電材料的阻抗可以藉由于材料上進(jìn)行自動(dòng)對(duì)準(zhǔn)硅化物(Self AlignedSilicidation；Salicidation)來降低。以習(xí)知步驟是來形成自動(dòng)對(duì)準(zhǔn)硅化物層130，其是被指為圖5中的電晶體113、115和119的涂布柵極、源極區(qū)和汲極區(qū)122、以及導(dǎo)體111和117的頂表面。金屬層是形成于此結(jié)構(gòu)上，并被加熱以形成硅化物于如圖5所示的暴露出的多晶硅柵極和導(dǎo)體、及源極和汲極植入?yún)^(qū)上。硅化結(jié)構(gòu)130較佳的是由硅化物和/或鈦硅化物所形成，此硅化物是藉由施加涂布鈷并加熱、或形成鈷的金屬硅化物(Co-salicide)的步驟來形成；鈦硅化物是藉由進(jìn)行涂布鈦并予以加熱的步驟、或形成鈦金屬硅化物(Ti-salicide)來形成，然而亦可藉由其他習(xí)知的自動(dòng)對(duì)準(zhǔn)硅化物的步驟。在進(jìn)行自動(dòng)對(duì)準(zhǔn)硅化物的步驟后，形成共形的保護(hù)氧化層126于此結(jié)構(gòu)上。
圖5是繪示形成第一絕緣層157后的基材101。第一絕緣層157是沉積于共形的保護(hù)氧化層126上，且其厚度在初始時(shí)是相當(dāng)厚(從約3000埃至約5000埃)，且可使用如快速熱氧化(Rapid Thermal Oxidation；RTO)、CVD的習(xí)知技術(shù)來沉積，其材料是可以包含如CVD二氧化硅、磷硅玻璃(Phosphosilicate Glass；PSG)、硼磷硅玻璃(BorophosphosilicateGlass；BPSG)、高密度沉積氧化電漿或其他他材料的任何數(shù)量的習(xí)知絕緣層。在此厚度沉積后，以CMP技術(shù)加工并平坦化第一絕緣層157至較薄尺寸，如此技藝所知及如上所述。然后，可以使用例如電漿干式蝕刻或更精密控制的CMP技術(shù)的回蝕(Etching Back)步驟，來進(jìn)一步的薄化第一絕緣層157。在CMP后，第一絕緣層157可為例如約3000埃厚，而在回蝕后，其最終厚度可為例如位于電晶體113、115和117的柵極上方約600埃至1400埃。
在進(jìn)行沉積步驟、CMP步驟和回蝕步驟或其他制程步驟而形成第一絕緣層157后，形成圖5中的鎢插塞129、131、133、135和137以接觸多晶硅導(dǎo)體、柵極和源極或汲極區(qū)，其中是使用習(xí)知技術(shù)來形成鎢插塞。終止層(圖中未繪示)是形成于第一絕緣層157上。此終止層可至少包含例如氮化硅或氮氧化硅。接觸窗開口是被蝕刻至穿透終止層和第一絕緣層，而接觸窗的開口是形成于多晶硅導(dǎo)體(電晶體)111、117、113、115和119的柵極、及源極或汲極區(qū)114上的共形保護(hù)氧化層126中，如圖5所示。然后，以阻擋(Barrier)材料形成襯墊(Lined)(圖中亦未繪示)于接觸窗開口內(nèi)，且以鎢或其他類似的導(dǎo)電材料來填充接觸窗開口，其中此導(dǎo)電材料是沉積至填滿接觸窗的開口并延伸至第一絕緣層157的頂表面。然后，以CMP或其他習(xí)知蝕刻技術(shù)來去除多余的材料，而留下如圖5所示的結(jié)構(gòu)。
本技藝已知使用接觸插塞(參考符號(hào)為133)來形成MIM電容于層間絕緣層中，此接觸插塞是做為后續(xù)形成的電容底板的電性接觸，而此電容是形成于接觸插塞上的被蝕刻的凹槽中。在此特別的例子中，具有柵極的電晶體119將對(duì)電容形成平面NMOS或PMOS型式的存取電晶體，而電容和電晶體的組何(將在下文描述)將形成1T的儲(chǔ)存位元晶單元。
圖5更繪示基材101為具有第二絕緣層155。由于第二絕緣層155的厚度將實(shí)質(zhì)提供電容的垂直高度，而影響可能達(dá)成的電容值，因此雖然第二絕緣層155的厚度可能大于(或可能大很多)第一絕緣層157，仍使用與形成第一絕緣層157相同的技術(shù)來形成第二絕緣層155。例如對(duì)某一電容架構(gòu)而言，第一絕緣層157的厚度可為3000埃至5000埃左右。在形成并以CMP技術(shù)平坦化第二絕緣層155后，形成氮化物或氮化硅的終止層(圖中亦未繪示)于第二絕緣層155的氧化層上，并使用習(xí)知技術(shù)來圖案化和蝕刻接觸窗的開口，而產(chǎn)生接觸介層窗堆疊138、136、134和132的介層窗的開口，并填充有鎢插塞或其他類似材料于其中，以延續(xù)接觸多晶硅層和源極區(qū)或汲極區(qū)的垂直介層窗堆疊。此時(shí)尚未于介層窗133上形成開口，此是因?yàn)殡娙莸牡讓?dǎo)電板將在下列步驟中形成。
請(qǐng)參閱圖6所示，是額外制程步驟后的圖5裝置的剖面示意圖，是繪示形成電容121后的基材101。再次，第二絕緣層155的表面是被圖案化和蝕刻以形成凹槽于電容121中，此凹槽將容納電容的底層。下列步驟是用以完成此結(jié)構(gòu)，并描述由圖6至圖1的完成結(jié)構(gòu)的最后步驟?？墒褂酶鞣N習(xí)知制程步驟或材料來形成電容121?？山逵衫绯练e與電容凹槽共形的氮化鉭或氮化鈦來形成底導(dǎo)電板，然后，基材受制于共形層上的光阻層，此共形層是被去除到只留下凹槽內(nèi)的氮化鉭或氮化鈦沉積，而頂層的光阻和沉積材料并被剝除。在習(xí)知制程中，再沉積電容介電層，此電容介電層可為具有高介電常數(shù)的材料，并具有例如介于100埃至800埃的厚度，且可包含如氧化鉭(Ta2O5)的介電材料、如氧化鋁(Al2O5)的鋁化合物、鉿、鑭、氮化物或其他類似材料，或如二氧化硅的傳統(tǒng)介電材料?；蛘撸缈山逵扇鏒ing等人的論文(“High-Performance MIM Capacitor Using ALD High-kHfO2-Al2O3 Laminate Dielectrics，”(發(fā)表于IEEE Electron DeviceLetters Vol.24，No.12，December 2003)所述的原子層沉積(Atomic LayerDeposition；ALD)制程步驟，來使用并形成氧化鉿-氧化鋁的薄層，此論文在此列為本發(fā)明的參考。
亦可知悉的是，可使用半晶粒型(Hemispherical Grain；HSG)多晶硅或其他晶粒材料當(dāng)做底導(dǎo)電板，來自電容架構(gòu)增加有效電容量，接著以共形的方式沉積在介電材料和頂電極的底導(dǎo)電極材料上，由于顆粒狀表面的緣故，因而實(shí)質(zhì)地增加所造成的電容板的面積，故增加所造成的電容量而不用相對(duì)應(yīng)增加硅晶片面積。因此，如需要的話，可使用這些方法于來制造電容121。
電容121是包含頂導(dǎo)電板，較佳是由兩材料層所形成，其他氮化鈦層或氮化鉭層是形成于介電層上，接著，以鑲嵌(Damascene)制程來形成銅頂導(dǎo)電板，并延伸至如圖所示的第三絕緣層153，此些步驟為習(xí)知，故在此不再詳細(xì)地闡述。
沉積通常與底導(dǎo)電板相同(如氮化鈦層或氮化鉭層)的導(dǎo)電材料層，以形成這些絕緣層于介電材料?？墒褂猛嘶鹬瞥虂硗瓿傻亴雍徒殡妼娱g的結(jié)合。沉積金屬層(例如鋁層或較佳是銅層)于頂導(dǎo)電板上，并填滿凹槽且延伸至第三絕緣層153，此第三絕緣層153是被圖案化以完成電容?？墒褂秒婂兓虺练e來形成銅頂層，并以CMP步驟去除銅頂層來平坦化而完成此圖案，其中可使用雙重金屬鑲嵌制程。然后，以第三絕緣層153覆蓋電容的頂層，其是被沉積并再次受制于CMP平坦化。
為完成圖1所示結(jié)構(gòu)，介層窗是形成于與元件符號(hào)138、136、134、132和177相同的位置。再次，對(duì)接觸窗進(jìn)行開口并填入鎢插塞，以完成穿透第三絕緣層153至金屬層的介層窗堆疊。照慣例，沉積和圖案化導(dǎo)電金屬151、149、147、145和143(可能為鋁)，或者，若導(dǎo)電體為銅(其正在成為習(xí)知技藝的標(biāo)準(zhǔn))，則可利用銅金屬鑲嵌制程。
因此，如圖1所示，基材101被繪示為具有包含形成于層間絕緣層中的MIM電容121的習(xí)知結(jié)構(gòu)。層間氧化層153是被形成于層間氧化層155上，并具有導(dǎo)電金屬151、149、147、145，導(dǎo)電金屬151、149、147、145是被形成來接觸耦接至介層窗堆疊的源極、汲極和柵極電極。金屬導(dǎo)體143是經(jīng)由穿通過第三絕緣層的介層窗177來接觸電容121。傳統(tǒng)地，電容121可由底導(dǎo)電板所形成，此底導(dǎo)電板是由氮化鉭、氮化鈦、或包含氧化鉭(Ta2O5)、氧化鉿(HfO2)、氧化鋁鉭(AlTaOx)的高介電常數(shù)材料所形成，并可由沉積和退火制程來形成。HSG或粗糙的多晶硅可被用來增加導(dǎo)電板的面積和所造成的電容的容量。
為了取得集成電路的嵌入式RAM區(qū)的最大可能儲(chǔ)存容量，用以實(shí)作RAM的各種裝置必須盡可能地縮小并相當(dāng)密集地被集中在一起。因此，除了儲(chǔ)存電容本身之外，用來存取記憶體電容和存取電晶體的電晶體的所需面積亦相當(dāng)重要。然而，當(dāng)以習(xí)知MOS電晶體尺寸隨著整體制程技術(shù)的尺寸縮減而縮小時(shí)，習(xí)知的平面MOS電晶體結(jié)構(gòu)則開始變得較不需要。當(dāng)金氧半場(chǎng)效電晶體的通道寬度減時(shí)，某些“短通道”效應(yīng)會(huì)發(fā)生，其中即使當(dāng)裝置關(guān)閉時(shí)，源極區(qū)和汲極區(qū)仍電性耦接在一起，此些效應(yīng)會(huì)造成不受歡迎或甚至不被接受的性能或失誤。
最近，己發(fā)展出另一種MOS電晶體布局，即鰭式場(chǎng)效電晶體，如Chen等人的美國專利案第6,729,619號(hào)所述，此美國專利案是讓渡至本發(fā)明的專利受讓人，且列為本發(fā)明的參考；鰭式場(chǎng)效電晶體亦被描述于Hu等人的美國專利案第6,413,802號(hào)，其亦在此列為本發(fā)明的參考中。鰭式場(chǎng)效電晶體具有由硅或其他半導(dǎo)體鰭狀物(Fins)所形成的源極區(qū)、汲極區(qū)和柵極區(qū)，此些半導(dǎo)體鰭狀物可被制造在任何基材或絕緣體上，以使電晶體通道不被形成在基材表面上，而被設(shè)置于基材上方的材料層中。因?yàn)橥ǖ揽尚纬捎诮^緣體(絕緣層覆硅)上，而不在習(xí)知平面布局所使用的主體硅基材上，故可在一些應(yīng)用中消除短通道效應(yīng)。典型的鰭式場(chǎng)效電晶體亦具有至少兩個(gè)柵極區(qū)(形成于鰭式的任一邊側(cè)壁上)，在某一裝置表面積下，此些柵極區(qū)可增強(qiáng)裝置效能。為了增加電流承載容量，可能可以加入額外的柵極區(qū)至裝置中，因而可制造出各種容量的電晶體。
請(qǐng)參閱圖7所示，是現(xiàn)有習(xí)知的鰭式場(chǎng)效電晶體裝置的三維示意圖，是繪示如本技藝所習(xí)知的鰭式場(chǎng)效電晶體裝置的立體示意圖。此裝置可以被設(shè)置于絕緣體、主體硅或硅基材201上，其可設(shè)置于絕緣體上，如SOI或SIMOX。
當(dāng)然可使用如硅化鍺(SiGe)或鍺的其他基材材料。圖7繪示有基材201并提供硅鰭狀物(在此編號(hào)為203)。鰭狀物203將形成完成的電晶體的源極區(qū)和汲極區(qū)，而通道將會(huì)形成于源極區(qū)和汲極區(qū)之間。柵極氧化層或介電層205是被提供且沉積于鰭狀物203的側(cè)邊、和如此例所示的源極汲極鰭式區(qū)(鰭狀物203)的頂部上。因?yàn)闁艠O氧化層205是沉積于源極汲極的兩側(cè)上，所以此裝置具有多重柵極，其可以稱為“多重柵極”裝置。柵極207是形成于柵極氧化層205上，且其形成方向可為例如垂直于鰭狀物203的方向，而使柵極與鰭狀物203相交，且位于通道區(qū)和柵極氧化層中的鰭狀物203的上方。在形成柵極電極后，可使用例如離子植入的習(xí)知制程步驟來摻雜源極區(qū)和汲極區(qū)，且亦可形成保護(hù)的側(cè)壁以窄化和保護(hù)鰭狀物203，然而亦可使用其他額外的習(xí)知制程步驟，在此并未描述。
相較于平面電晶體裝置(如圖1所形成的平面電晶體)，圖7的裝置具有許多優(yōu)點(diǎn)。多重柵極結(jié)構(gòu)可大幅地減少或消除因習(xí)知裝置的尺寸縮小而造成的許多問題包括短通道效應(yīng)，并可改善習(xí)知平面裝置上的汲極感應(yīng)能障減低(Drain Induced Barrier Lowering；DIBL)的問題。在目前的半導(dǎo)體縮小元件尺寸的制程中，這些效應(yīng)將會(huì)變得越來越顯著，因此，finFET電晶體的優(yōu)點(diǎn)便變得更加重要。
因此，需要一種單一半導(dǎo)體制程，用以制造習(xí)知的平面邏輯MOS電晶體或電路的各種元件、MIM電容和finFET電晶體裝置于單一集成電路，而適用于制造使用任何或所有此些元件的充分整合和高度功能性的集成電路。本發(fā)明的各種方法和結(jié)構(gòu)正是用以滿足此需要。
有鑒于上述現(xiàn)有的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計(jì)制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專業(yè)知識(shí)，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)，能夠改進(jìn)一般現(xiàn)有的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)，使其更具有實(shí)用性。經(jīng)過不斷的研究、設(shè)計(jì)，并經(jīng)反復(fù)試作及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價(jià)值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明各種實(shí)施例的目的在于，克服現(xiàn)有的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)存在的缺陷，而提供一種新的單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)，所要解決的技術(shù)問題是提供一種新穎的制程，用以制造平面邏輯電路結(jié)構(gòu)、MIM電容結(jié)構(gòu)和finFET電晶體結(jié)構(gòu)于單一集成電路或半導(dǎo)體裝置上，其中finFET電晶體是形成于多晶硅層中，而MIM電容是形成于半導(dǎo)體裝置的基材上方的絕緣層中。finFET電晶體和MIM電容可形成1T-RAM位元晶單元，然而其他電路排列亦可被考慮來形成這些元件。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體裝置，其至少包含一基材；一平面金屬氧化半導(dǎo)體(Metal Oxide Semiconductor；MOS)電晶體，形成于該基材的一第一區(qū)中；至少一鰭式場(chǎng)效電晶體(finFET)，形成于該基材的一第二區(qū)中；復(fù)數(shù)個(gè)淺溝渠隔離區(qū)，形成于該第一區(qū)和該第二區(qū)之間；一第一絕緣層，形成于該基材上；一第二絕緣層，形成于該第一絕緣層上；以及至少一MIM(Metal-Insulator-Metal；金屬/絕緣體/金屬)電容，形成于該第二絕緣層中。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的半導(dǎo)體裝置，其中所述的鰭式場(chǎng)效電晶體是具有一端點(diǎn)，該端點(diǎn)是電性連接至該至少一MIM電容之一第一電極，該鰭式場(chǎng)效電晶體和該至少一MIM電容因而形成一儲(chǔ)存晶單元于該第二區(qū)中。
前述的半導(dǎo)體裝置，其中所述的MIM電容的該第一電極是由一織構(gòu)狀表面所形成。
前述的半導(dǎo)體裝置，其中所述的MIM電容的該第一電極是由半晶粒型(Hemi spherical Grain；HSG)材料所形成。
前述的半導(dǎo)體裝置，其中所述的MIM電容更至少包含一第一金屬層，沉積于該第二絕緣層的一凹槽中，其中該第一金屬層具有復(fù)數(shù)個(gè)奈米粒子；一第一電極層，共形地沉積于該第一金屬層上，其中該第一電極層至少包含一導(dǎo)電材料；一第一介電層，共形地沉積于該第一電極層上，其中該第一介電層至少包含一高介電常數(shù)(High-k)的介電材料；以及一第二電極層，共形地沉積于該第一介電層上，其中該二電極至少包含一導(dǎo)電材料，用以接收之一電位。
前述的半導(dǎo)體裝置，其中所述的鰭式場(chǎng)效電晶體至少包含一硅鰭，形成于該基材的一凹槽中，其中該硅鰭是由該基材所形成，該硅鰭具有復(fù)數(shù)個(gè)側(cè)壁，和包含半導(dǎo)體摻雜物的源極區(qū)和汲極區(qū)；一柵極介電材料層，沉積于該硅鰭上，且定義出一通道區(qū)；以及一柵極電極，沉積于該硅鰭上，并形成來位于該通道區(qū)中的該硅鰭的上且與其相交錯(cuò)，該柵極電極和該柵極介電材料層是形成一MOS電晶體的一柵極區(qū)；其中，該柵極電極和該柵極介電材料層是位于該硅鰭的該些側(cè)壁上，藉以形成一多柵極MOS電晶體。
前述的半導(dǎo)體裝置，其中所述的鰭式場(chǎng)效電晶體更至少包含位于該硅鰭的頂表面上的該柵極電極和該柵極介電材料層，以形成一三柵極MOS電晶體。
前述的半導(dǎo)體裝置，其中所述的形成于該第一區(qū)中的該平面金屬氧化半導(dǎo)體電晶體是由沉積于該基材上的一應(yīng)變半導(dǎo)體材料所形成。
前述的半導(dǎo)體裝置，其中所述的形成于該第一區(qū)中的該平面金屬氧化半導(dǎo)體電晶體是由一應(yīng)變硅化鍺(SiGe)材料所形成。
前述的半導(dǎo)體裝置，其中所述的平面金屬氧化半導(dǎo)體電晶體的源極和汲極是形成于一提升區(qū)(Raised Region)中，該提升區(qū)是形成于該基材的表面的上方。
前述的半導(dǎo)體裝置，其中所述的形成于該第一區(qū)的該平面金屬氧化半導(dǎo)體電晶體和形成于該第二區(qū)中的該鰭式場(chǎng)效電晶體是耦接在一起，而形成一巨集晶單元(Macro Cell)。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種制造集成電路裝置的方法，其中該集成電路裝置至少包含一記憶體儲(chǔ)存晶單元，該制造集成電路裝置的方法至少包含以下步驟定義一邏輯區(qū)和一記憶體區(qū)于一基材中；提供填充有一溝渠隔離絕緣材料的復(fù)數(shù)個(gè)淺溝渠隔離區(qū)于該基材中；使用一第一記憶體核心的輕摻雜汲極的步進(jìn)式光罩，來形成一第一涂布光阻于該基材上，并在留下暴露出的該記憶體區(qū)時(shí)，圖案化該第一記憶體核心的輕摻雜汲極的步進(jìn)式光罩以覆蓋該邏輯區(qū)；以該記憶體區(qū)中的暴露出的側(cè)壁來形成至少一硅鰭；沉積一柵極介電材料層于該基材上；沉積一柵極電極材料層于該閘介電材料層上；形成一第二涂布光阻層于該基材上；圖案化該第二涂布光阻層于該基材上，以定義出至少一第一柵極電極于該邏輯區(qū)上、及至少一第二柵極電極于該硅鰭相交錯(cuò)的該記憶體區(qū)上；蝕刻該第二涂布光阻層、該柵極電極材料層和該閘介電材料層，以暴露出該柵極電極材料層和該閘介電材料層的側(cè)壁；使用該第一記憶體核心的輕摻雜汲極的步進(jìn)式光罩，來形成一第三涂布光阻層于該邏輯區(qū)上，且在留下暴露出的該記憶體區(qū)時(shí)，形成該第三涂布光阻層于該邏輯區(qū)上；植入源極和汲極摻雜材料至位于鄰近該第二柵極電極的該記憶體區(qū)的該至少一硅鰭中，以形成一鰭式場(chǎng)效電晶體；去除該邏輯區(qū)上的該第三涂布光阻層，并形成一第四涂布光阻層于該記憶體區(qū)上，且留下暴露出的該邏輯區(qū)；植入源極和汲極摻雜材料至位于鄰近該第一柵極電極的側(cè)壁的該邏輯區(qū)的該基材中，以形成至少一平面金屬氧化半導(dǎo)體電晶體的源極端和汲極端；形成一第一層間絕緣層于該基材上；形成一第二層間絕緣層于該第一層間絕緣層上；以及形成一MIM電容于該記憶體區(qū)上的該第二層間絕緣層中，其中該MIM電容的一底電極是穿過該第一層間絕緣層電性連接至該鰭式場(chǎng)效電晶體；藉以使該MIM電容和該至少一鰭式場(chǎng)效電晶體是一起形成一記憶體儲(chǔ)存晶單元于該記憶體區(qū)中。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的制造集成電路裝置的方法，其中所述的形成該MIM電容的步驟更至少包含形成一凹槽于該第二層間絕緣層中；形成一金屬層于該凹槽內(nèi)；處理該金屬層而形成復(fù)數(shù)個(gè)奈米結(jié)構(gòu)；共形地沉積一第一電極層于該金屬層上；共形地沉積一高介電材料層于該第一電極層上；共形地沉積一第二電極層于該高介電材料層上；沉積一頂導(dǎo)體金屬層于該第二電極層上；以及圖案化該基材，以定義出該MIM電容，并蝕刻該MIM電容外面的材料，以去除多余的該第一電極層、該介電層、第二電極層和該頂金屬導(dǎo)體層。
前述的制造集成電路裝置的方法，其中所述的形成該些奈米結(jié)構(gòu)的步驟更至少包含以一準(zhǔn)分子激光(即雷射)的放射線處理該金屬層，以形成復(fù)數(shù)個(gè)奈米粒子。
前述的制造集成電路裝置的方法，其中所述的形成該些奈米結(jié)構(gòu)的步驟更至少包含以一脈沖式激光沉積法來沉積一第一氮化鈦金屬層；以及以該脈沖式激光沉積法來沉積一第二鎳金屬層，以形成復(fù)數(shù)個(gè)鎳的角錐型奈米結(jié)構(gòu)。
前述的制造集成電路裝置的方法，其中所述的沉積該介電材料層的步驟至少包含沉積選自由鋁、硅、氧、氮、鈦、氟化氫、鑭、鋯鈦酸鉛(Lead-zirconate-titanate；PZT)、鈦酸鍶鋇(Barium Strontium Titanate；BST)、氮化鉭、氧化鋁、二氧化硅、氮氧化硅鉿(HfSiON)及其結(jié)合物所組成的一族群的材料。
前述的制造集成電路裝置的方法，其中所述的沉積該介電材料層的步驟更至少包含沉積由一第一氧化鉿(HfO2)層和一第二氧化鋁(Al2O3)層所組成的一積層(Laminate)材料。
前述的制造集成電路裝置的方法，其中所述的沉積該介電材料層的步驟更至少包含沉積氧化鋁鉭(AlTaOx)材料的步驟。
前述的制造集成電路裝置的方法，其中所述的形成該MIM電容的步驟更至少包含共形地沉積半球狀晶粒多晶硅的一第一電極層于一凹槽中；共形地沉積一高介電常數(shù)的介電材料的一介電層于該第一電極層上；共形地沉積一第二電極層于該介電層上；沉積一頂導(dǎo)體金屬層于該第二電極層上；以及圖案化該基材，以定義出該MIM電容，并蝕刻該MIM電容外面的材料，以去除多余的該第一電極層、該介電層、第二電極層和該頂金屬導(dǎo)體層。
前述的制造集成電路裝置的方法，其更至少包含耦接該記憶體區(qū)中的該記憶體儲(chǔ)存晶單元至該邏輯區(qū)中的該平面金屬氧化半導(dǎo)體電晶體，以形成一巨集晶單元。
本發(fā)明的目的及解決其技術(shù)問題另外還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體裝置，包含一邏輯區(qū)和一嵌入式記憶區(qū)，其中該半導(dǎo)體裝置至少包含一半導(dǎo)體基材，具有復(fù)數(shù)個(gè)淺溝渠隔離區(qū)形成于其中，并包含一溝渠隔離體；至少一平面金屬氧化半導(dǎo)體電晶體，形成于該基材的該邏輯區(qū)中，其中該邏輯區(qū)是通過該些淺溝渠隔離區(qū)的至少一者，而與該嵌入式記憶區(qū)隔離；至少一鰭式場(chǎng)效電晶體，形成于該嵌入式記憶區(qū)中的一硅鰭狀物上，其中該硅鰭狀物是形成在兩相鄰的淺溝渠隔離區(qū)間；以及至少一MIM電容，形成于該嵌入式記憶區(qū)中，其中該至少一MIM電容至少包含一第一導(dǎo)電層、設(shè)置成于該第一導(dǎo)電層上的一介電層、和形成于該介電層上的一第二導(dǎo)電層，該第一導(dǎo)電層是耦接至該鰭式場(chǎng)效電晶體。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的半導(dǎo)體裝置，其更至少包含一巨集晶單元，其中將該至少一鰭式場(chǎng)效電晶體和該至少一MIM電容耦接在一起，以形成一第一記憶儲(chǔ)存晶單元，并耦接該第一記憶儲(chǔ)存晶單元至該至少一平面金屬氧化半導(dǎo)體電晶體，來形成該巨集晶單元。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果?，F(xiàn)結(jié)合技術(shù)方案來說明。為了達(dá)到上述目的，本發(fā)明的主要技術(shù)內(nèi)容如下根據(jù)本發(fā)明的一較佳實(shí)施例，該半導(dǎo)體裝置包含其中形成有一個(gè)或多個(gè)平面電晶體裝置的基材；形成于基材上的第一絕緣層；形成于第一絕緣層上的至少一個(gè)第二絕緣層；形成于第一絕緣層和第二絕緣層中的至少一個(gè)MIM電容；及形成于半導(dǎo)體裝置中的至少一個(gè)finFET電晶體。此至少一個(gè)MIM電容包含第一導(dǎo)體層、沉積于第一導(dǎo)體層上的介電層和沉積于介電層上的第二導(dǎo)體層。第一導(dǎo)體層是完全延伸至此至少一個(gè)第二絕緣層的頂表面。finFET電晶體是形成于第一多晶硅層中或可形成于基材上方的其他絕緣層中。
根據(jù)本發(fā)明的又一較佳實(shí)施例，該半導(dǎo)體裝置包含包含有至少一個(gè)平面電晶體的基材；定義出硅狀鰭在基材上的淺溝渠隔離層；形成至少一個(gè)平面電晶體和至少一個(gè)finFET電晶體的柵極于基材上的柵極多晶硅層和柵極介電層；形成于基材上的第一絕緣層；形成于第一絕緣層上的第二絕緣層，及至少一個(gè)MIM電容，其是形成于至少一個(gè)第二絕緣層中，并且藉由通過第一絕緣層的介層窗耦接至finFET電晶體。此至少一個(gè)MIM電容包含第一導(dǎo)體層；沉積于第一導(dǎo)體層上的介電層；及形成于介電層上的第二導(dǎo)體層。
在本發(fā)明的較佳方法中，形成至少一個(gè)平面電晶體、至少一個(gè)finFET電晶體和至少一個(gè)電容于基材上，如下所述。蝕刻基材以產(chǎn)生淺溝渠隔離區(qū)。形成涂布層于平面電晶體區(qū)上并暴露出其他區(qū)域。在此暴露出的區(qū)域中，在某些淺溝渠隔離區(qū)中進(jìn)行蝕刻，以去除部分的淺溝渠隔離氧化物，并提供具有暴露出的側(cè)面的硅鰭狀物于基材中。去除保護(hù)涂布層，并繼續(xù)沉積柵極介電層于硅鰭狀物上和平面邏輯區(qū)上，且沉積柵極導(dǎo)體層于基材上。接著，圖案化柵極導(dǎo)體層和位于其下方的柵極介電層，以提供位于柵極介電層上的復(fù)數(shù)個(gè)柵極導(dǎo)體層于平面電晶體區(qū)中、及柵極導(dǎo)體層于finFET中。使用摻雜步驟來產(chǎn)生自行對(duì)準(zhǔn)至柵極導(dǎo)體層的源極和汲極摻雜區(qū)于平面電晶體區(qū)和finFET區(qū)中，較佳的是，使用習(xí)知的光罩來沉積保護(hù)涂布層，以容許進(jìn)行不同摻雜步驟于平面電晶體區(qū)和finFET區(qū)。在形成平面電晶體和finFET后，沉積至少一個(gè)第一絕緣區(qū)和至少一個(gè)第二絕緣區(qū)于基材上，并形成至少一個(gè)MIM電容于第二絕緣區(qū)上。在變異例中，形成第三絕緣層于第二絕緣層上，并形成和圖案化導(dǎo)體層于第三絕緣層上。形成接觸窗和介層窗于每一個(gè)絕縁層中，以將源極、汲極、柵極導(dǎo)體與電容的至少一個(gè)導(dǎo)電板，耦接至形成于第三絕緣層上的某些導(dǎo)體，而使電路被平面電晶體、finFET電晶體和MIM電容所定義出。
在又一實(shí)施例中，提供一方法來形成嵌入式RAM晶單元，以與單一半導(dǎo)體電路中的平面電晶體整合在一起。在半導(dǎo)體基材或另外于沉積在絕緣體上的半導(dǎo)體材料區(qū)中，形成淺溝渠隔離區(qū)并填充氧化物于其中。定義出平面電晶體區(qū)和記憶體區(qū)。利用第一光罩來形成用以保護(hù)平面電晶體區(qū)的保護(hù)涂布層是平面電晶體區(qū)上。部分蝕刻某些淺溝渠隔離區(qū)，以形成具有部分暴露的側(cè)壁的硅鰭狀物于記憶體區(qū)中。從沉積于基材上的平面電晶體區(qū)和閘介電材料區(qū)中，去除保護(hù)涂布層。沉積柵極導(dǎo)體材料層于柵極介電材料層上。圖案化柵極導(dǎo)體材料層和柵極介電材料層，以形成柵極于平面電晶體區(qū)，并形成柵極于記憶體區(qū)中的finFET電晶體上。再次使用第一光罩，以形成涂布層于平面電晶體區(qū)上，并且藉由植入與柵極導(dǎo)體相鄰的摻質(zhì)，來形成記憶體區(qū)的finFET電晶體的源極區(qū)和汲極區(qū)。接著，提供類似的保護(hù)涂布層于記憶體區(qū)上，并藉由植入摻質(zhì)至與平面電晶體中的柵極導(dǎo)體相鄰的基材，來為平面電晶體形成源極區(qū)和汲極區(qū)。在平面電晶體區(qū)和記憶體區(qū)的電晶體皆完成后，沉積第一絕緣層于基材上。藉由蝕刻第一絕緣層來形成接觸區(qū)至柵極導(dǎo)體，并至選自源極區(qū)和汲極區(qū)的區(qū)域。沉積導(dǎo)電材料于介層窗中，以形成導(dǎo)電介層窗。沉積第二絕緣層于基材上。圖案化和蝕刻一開口于第二絕緣層中，并沉積第一導(dǎo)電極材料、一或多個(gè)介電或絕緣材料和第二導(dǎo)電極材料，以形成電容于記憶區(qū)中。圖案化和蝕刻其他接觸窗于第二絕緣層中，并提供導(dǎo)體介層窗以電性接觸第一絕緣層中的導(dǎo)電介層窗。提供第三絕緣材料層，其亦被圖案化和蝕刻以形成接觸至第二絕緣材料層的介層窗和電容的第二導(dǎo)電板，并藉由沉積、圖案化和蝕刻導(dǎo)電材料于第三絕緣材料層上來形成導(dǎo)體。在上述的方法中，finFET電晶體是以其源極端或汲極端來耦接至電容的一導(dǎo)電板，而finFET電晶體和電容是一起提供1T-RAM位元晶單元。在又一較佳實(shí)施例中，1T-RAM位元晶單元可為巨集晶單元的一部分，此巨集晶單元可選項(xiàng)地包含額外的1T-RAM位元晶單元，以形成如記憶體陣列、暫存器、FIFO記憶緩沖區(qū)、暫存器檔案(Register File)或其他儲(chǔ)存元件的邏輯電路，此巨集晶單元亦可包含以標(biāo)準(zhǔn)CMOS邏輯技術(shù)所制成的平面電晶體，例如無finFET電晶體的周邊電路，諸如緩沖器、時(shí)脈扇出電路、反向器、邏輯閘和其他類似電路。
在又一實(shí)施例中，提供一種嵌入式RAM晶單元于具有平面電晶體的半導(dǎo)體裝置中。此RAM位元晶單元為finFET電晶體的1T RAM位元晶單元，此finFET電晶體是耦接至字元線和位元線、及MIM電容的一導(dǎo)電板，以容許電荷置入至電容和自電容去除；此電晶體和電容形成了RAM儲(chǔ)存位元晶單元。平面電晶體可被耦接至finFET，而可提供與RAM儲(chǔ)存位元晶單元相關(guān)聯(lián)的額外功能，或者，平面電晶體可不耦接至RAM儲(chǔ)存位元晶單元，而可提供獨(dú)立于RAM儲(chǔ)存位元晶單元的功能。
在又一較佳實(shí)施例中，提供一種嵌入式記憶體陣列于具有平面邏輯電晶體電路的半導(dǎo)體裝置中；此記憶體陣列至少包含形成于基材中的復(fù)數(shù)個(gè)finFET電晶體；及相鄰并電性連接至每一個(gè)finFET電晶體的復(fù)數(shù)個(gè)MIM儲(chǔ)存電容系，以提供1T-RAM位元晶單元的陣列，其中每一個(gè)1T-RAM位元晶單元具有此些finFET電晶體的一存取電晶體、和此些MIM電容的一儲(chǔ)存電容。較佳地，字元線是耦接于finFET電晶體的柵極導(dǎo)體，位元線是耦接于finFET電晶體的源極端或汲極端，而電容的一導(dǎo)電板則是耦接至finFET電晶體的其余的汲極或源極端，操作電容和finFET電晶體來對(duì)字元線和位元線有所反應(yīng)，以形成記憶體陣列于集成電路中。
在又一本發(fā)明的較佳實(shí)施例，以一種技術(shù)來形成MIM電容的是利用，來產(chǎn)生粗糙的、顆粒狀的底導(dǎo)電板于被照射到的金屬層上，以原子層沉積(Atomic Layer Deposition；ALD)技術(shù)來共形地沉積介電材料和頂電極材料，而導(dǎo)電板和介電材料間的粗糙表面是導(dǎo)致相同區(qū)域中的電容量的增加。
借由上述技術(shù)方案，本發(fā)明單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)至少具有下列優(yōu)點(diǎn)本發(fā)明的實(shí)施例的優(yōu)點(diǎn)包括提供形成MIM電容于一制程的方法，此制程亦與形成finFET電晶體、P型MOS電晶體和N型MOS電晶體的方法相容。例如當(dāng)同時(shí)形成周邊電路的習(xí)知平面MOS電晶體時(shí)，這些元件可用來形成以finFET電晶體為晶單元存取電晶體的有效率的記憶體陣列。
本發(fā)明提供了一種新穎的制程，用以制造平面邏輯電路結(jié)構(gòu)、MIM電容結(jié)構(gòu)和finFET電晶體結(jié)構(gòu)于單一集成電路或半導(dǎo)體裝置上，其中finFET電晶體是形成于多晶硅層中，而MIM電容是形成于半導(dǎo)體裝置的基材上方的絕緣層中。finFET電晶體和MIM電容可形成1T-RAM位元晶單元，然而其他電路排列亦可被考慮來形成這些元件。
綜上所述，本發(fā)明是有關(guān)一種單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)，是一種單一電晶體(1T-RAM)型的隨機(jī)存取記憶位元晶單元和其制造方法。本發(fā)明提供一種MIM(Metal-Insulator-Metal；金屬/絕緣體/金屬)電容結(jié)構(gòu)；以及在包含有1T-RAM位元晶單元的finFET電晶體(鰭式場(chǎng)效電晶體)的整合集成制程中，制造MIM電容結(jié)構(gòu)的方法。此finFET電晶體和MIM電容是形成于記憶體區(qū)，并揭示非對(duì)稱制程。1T-RAM記憶晶單元和其他電晶體可結(jié)合成巨集(Macro)晶單元，而多個(gè)巨集晶單元可以形成集成電路。MIM電容可包含奈米粒子或奈米結(jié)構(gòu)，可以有效的增加電容量。FinFET電晶體可以形成于絕緣體上，而MIM電容可以形成于基材的層間絕緣層中。此制造上述結(jié)構(gòu)的制程可利于使用習(xí)知光罩。本發(fā)明具有上述諸多優(yōu)點(diǎn)及實(shí)用價(jià)值，其不論在制造方法或功能上皆有較大改進(jìn)，在技術(shù)上有顯著的進(jìn)步，并產(chǎn)生了好用及實(shí)用的效果，且較現(xiàn)有的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)具有增進(jìn)的突出功效，從而更加適于實(shí)用，并具有產(chǎn)業(yè)的廣泛利用價(jià)值，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
上述是為了讓下文的實(shí)施方式更清楚明了，故概略性地介紹本發(fā)明實(shí)施例的特征和技術(shù)優(yōu)點(diǎn)。此應(yīng)足以讓熟習(xí)此技藝的人士理解到本發(fā)明所揭露的觀念和特定實(shí)施例所提到的結(jié)構(gòu)或?qū)崿F(xiàn)本發(fā)明相同目的的制程。亦即讓任何熟習(xí)此技藝的人士，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種均等更動(dòng)，因此本發(fā)明的保護(hù)范圍應(yīng)視權(quán)利要求書所附的申請(qǐng)專利范圍所界定為準(zhǔn)。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖1是繪示現(xiàn)有習(xí)知半導(dǎo)體裝置的剖面示意圖，其中此半導(dǎo)體裝置包含形成于單一裝置結(jié)構(gòu)中的平面電晶體、存取電晶體和MIM電容。
圖2是繪示制造圖1的剖面結(jié)構(gòu)的第一部分制程步驟的示意圖。
圖3是繪示額外制程步驟后的圖2的結(jié)構(gòu)的剖面示意圖。
圖4是繪示施加于圖3的結(jié)構(gòu)的離子植入步驟的示意圖。
圖5是繪示額外制程步驟后的圖4的裝置的剖面示意圖。
圖6是繪示額外制程步驟后的圖5的裝置的剖面示意圖。
圖7是繪示現(xiàn)有習(xí)知的鰭式場(chǎng)效電晶體裝置的三維示意圖。
圖8是繪示部分制程步驟后的本發(fā)明的較佳實(shí)施例的剖面示意圖。
圖9是繪示蝕刻步驟后的圖8的剖面示意圖。
圖10是繪示形成淺溝隔離材料后的圖9的剖面示意圖。
圖11是繪示形成涂布保護(hù)層于部分基材上后的圖10的剖面示意圖。
圖12是繪示蝕刻圖11的基材的未保護(hù)區(qū)后的圖11的剖面示意圖。
圖13是繪示形成氧化物側(cè)壁于被蝕刻的鰭狀物上后的圖12的剖面示意圖。
圖14是繪示額外制程步驟后的圖13的剖面示意圖。
圖15是繪示進(jìn)行額外制程步驟以形成本發(fā)明的裝置后的圖14的剖面示意圖。
圖16是繪示本發(fā)明的完成較佳實(shí)施例的剖面示意圖。
圖17是繪示可使用本發(fā)明的結(jié)構(gòu)來形成的例示電路的排列的示意圖。
圖18是繪示圖16的剖面圖所示的裝置的俯視圖。
圖19是繪示應(yīng)用于本發(fā)明的MIM電容的放大剖面示意圖。
100半導(dǎo)體裝置 101、201、300、301基材102、303墊氧化層 103N型井104氮化材料層 105P型井106、308溝渠氧化物107淺溝渠隔離區(qū)111、113、115、119電晶體 112光阻涂布保護(hù)層114、331、333源極/汲極區(qū) 121MIM電容122閘介電層 123、129接觸插塞124側(cè)壁氧化層 126共形保護(hù)氧化層131、132、134介層窗堆疊 133、135、137接觸插塞136、138、177介層窗堆疊 153、155、157層間氧化層143、353、355金屬導(dǎo)體層 145、147、149、151導(dǎo)電金屬203鰭狀物 205柵極氧化層207、315柵極 305墊氮化層307淺溝渠隔離區(qū) 309鰭狀物310、330光罩涂布 311氧化側(cè)壁313介電材料層 321平面電晶體323、325鰭式場(chǎng)效電晶體327字元線341、343電容 345、347層間絕緣層350氧化保護(hù)層 361、363介層堆疊窗362第一電極層 364第二電極層
365第一金屬層366第一介電層371、373源極接通體具體實(shí)施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)其具體實(shí)施方式
、制造方法、步驟、結(jié)構(gòu)、特征及其功效，詳細(xì)說明如后。
需要說明的是，除非另外指示，否則不同圖示中的相對(duì)應(yīng)的元件符號(hào)與象征通常是代表相對(duì)應(yīng)的元件。圖示是為了清楚說明本發(fā)明的較佳實(shí)施例的相關(guān)方面，而并不需要按尺寸比例繪示。
本發(fā)明的較佳實(shí)施例的操作與制作將在下文中詳細(xì)地描述。然而，其中所述的較佳實(shí)施例并非本發(fā)明所能想到的唯一應(yīng)用或使用。本發(fā)明所討論的特定的較佳實(shí)施例僅是為制造和使用本發(fā)明的特定方法的描述，并未限制本發(fā)明的范圍。本發(fā)明的圖示是為了說明的目的，因此而未按比例描繪。
本發(fā)明將針對(duì)較佳實(shí)施例來描述，其中一些較佳實(shí)施例的描述是就嵌入式DRAM裝置的例示應(yīng)用而言，此嵌入式DRAM裝置包括有記憶陣列區(qū)中的fFinFET電晶體的存取電晶體。此嵌入式DRAM裝置可并入至任何數(shù)量的集成電路中，此些集成電路包含有微處理器、數(shù)位與類比信號(hào)處理器、微控制器、任何種類的特殊應(yīng)用集成電路，和使用儲(chǔ)存記憶為部分電路的其他集成電路，特別是處理資料的集成電路。然而，本發(fā)明的實(shí)施例亦可被應(yīng)用于其他使用MIM電容的半導(dǎo)體應(yīng)用中，例如可使用本發(fā)明的MIM電容和finFET電晶體來制作集成(即積體)記憶裝置(SDRAM、DRAM、DDR SDRAM、RDRAM和類似裝置等)；利用電容來做為有利于本發(fā)明使用的電路元件的其他應(yīng)用，其包含有交換式電容(Switched Capacitor；SC)電路、濾波器、類比至數(shù)位轉(zhuǎn)換器、數(shù)位至類比轉(zhuǎn)換器、射頻電路、信號(hào)處理器、數(shù)位信號(hào)處理器、類神經(jīng)網(wǎng)路和類似裝置等。
請(qǐng)參閱圖8所示，是部分制程步驟后的本發(fā)明的較佳實(shí)施例的剖面示意圖，是繪示基材301的剖面示意圖，其中基材301已被分成邏輯區(qū)和記憶體區(qū)。墊氧化層303、墊氮化層305和圖案光罩(圖中未繪示)已被沉積于基材上，而圖案光罩已被圖案化而定義出將被蝕刻的淺溝渠隔離區(qū)。
請(qǐng)參閱圖9所示，是蝕刻步驟后的圖8的剖面示意圖，是繪示淺溝渠隔離蝕刻步驟后，具有基材301的圖8的剖面示意圖，其中淺溝渠隔離蝕刻步驟可在例如使用如氟化氫(HF)的化學(xué)濕蝕刻，或干式蝕刻的電漿蝕刻制程中進(jìn)行。淺溝渠隔離區(qū)307的深度可相當(dāng)深，例如約500埃至約5000埃，在一較佳實(shí)施例中，其深度為約2000埃。圖案光罩、墊氮化層305和墊氧化層303可以在習(xí)知的蝕刻技術(shù)完成后被去除，或在后續(xù)的化學(xué)機(jī)械研磨步驟中被去除。此時(shí)，“鰭狀物”(Fins)309是被定義為基材材料的柱體，這些鰭狀物309的頂部將形成鰭式場(chǎng)效電晶體裝置的源極區(qū)、汲極區(qū)和通道區(qū)。
請(qǐng)參閱圖10所示，是形成淺溝隔離材料后的圖9的剖面示意圖，是繪示形成溝渠氧化物步驟后的半導(dǎo)體裝置300的剖面示意圖。如上所述，溝渠氧化物308是被沉積于基材301上，并填充淺溝隔離區(qū)，且延伸超過基材301，通常是如圖所示的共形地形成。溝渠氧化物308可為由上述的方式所形成的高密度電漿。
請(qǐng)參閱圖11所示，是形成涂布保護(hù)層于部分基材上后的圖10的剖面示意圖，是繪示化學(xué)機(jī)械研磨步驟后的圖10的剖面示意圖，其中化學(xué)機(jī)械研磨步驟是用以通過平坦化來完成溝渠氧化物308，和形成光罩涂布310于半導(dǎo)體裝置300的邏輯區(qū)上。光罩涂布310至少包含習(xí)知光阻，在保護(hù)邏輯區(qū)時(shí)，此習(xí)知光阻歷經(jīng)沉積、曝光和圖案化而留下暴露出的記憶體區(qū)，以供處理。如本技藝所習(xí)知，可藉由熱制程或其他習(xí)知制程來硬化光罩涂布310。重要的是，當(dāng)此罩幕步驟為在無finFET裝置的習(xí)知制程中形成finFET裝置所需的額外步驟時(shí)，可使用相同的CLDD光罩，如同用于后續(xù)步驟中，以形成輕摻雜汲極區(qū)和源極區(qū)于記憶體區(qū)中，故不需要額外的光罩制作，僅需額外的光阻涂布和曝光步驟，因而可使用來自習(xí)知方法的現(xiàn)有光罩來制造新裝置，此為本發(fā)明的優(yōu)點(diǎn)。一種光阻涂布的使用，以容許基材301中的不同區(qū)域能在不對(duì)稱制程中被處理，是描述于Tzeng等人的美國專利第6,620,679號(hào)說明書第3段第30行-第67行至第4段第1行-第55行，此專利在此是列為本發(fā)明的參考；在此專利中，輸入/輸出(Input/Output；I/O)區(qū)和核心裝置區(qū)受到不同離子值入，以產(chǎn)生所需的不同的摻雜濃度。同樣地，在本發(fā)明的制程中，某些制程步驟是在記憶體區(qū)中進(jìn)行，其是不同于基材301的邏輯區(qū)中進(jìn)行的制程步驟，故本發(fā)明的制程亦為非對(duì)稱性。
請(qǐng)參閱圖12所示，是蝕刻圖11的基材的未保護(hù)區(qū)后的圖11的剖面示意圖，是繪示額外的蝕刻步驟后的圖11的剖面示意圖。再次進(jìn)行氧化物蝕刻于記憶體區(qū)的淺溝渠隔離區(qū)307中，并圖案化溝渠氧化物308于淺溝渠隔離區(qū)307中，此蝕刻去除部分的淺溝渠隔離氧化物，以暴露出finFET電晶體的柱狀物309的上半部的一部分。柱狀物309的上半部(半導(dǎo)體基材301的一部分)是暴露至深度“r”，此深度“r”足以容許多重柵極鰭式場(chǎng)效電晶體裝置制造于此些硅鰭狀物上。深度“r”可為如所需的約100埃至約1000埃之間。
請(qǐng)參閱圖13所示，是形成氧化物側(cè)壁于被蝕刻的鰭狀物上后的圖12的剖面示意圖，是繪示施加至半導(dǎo)體裝置300的又一制程步驟后的圖12的剖面示意圖。在圖12的圖案化蝕刻(其暴露出柱狀物309的側(cè)壁)后，藉由熱氧化來形成墊氧化物于這些側(cè)壁上，以形成二氧化硅或氮氧化硅311。習(xí)知的熱氧化步驟(如快速熱氧化法)可用來形成此側(cè)壁氧化物，其較佳的是消耗側(cè)壁上的一些硅，因而薄化后續(xù)將由柱狀309所形成的鰭式場(chǎng)效電晶體的鰭狀物，并且，氧化物具有修補(bǔ)側(cè)壁損壞的效果；及在后續(xù)的氮化物去除步驟中保護(hù)側(cè)壁的表面，此側(cè)壁損壞一般是發(fā)生于形成側(cè)壁的蝕刻步驟中。
請(qǐng)參閱圖14所示，是額外制程步驟后的圖13的剖面示意圖，是繪示去除光罩涂布310、墊氮化層305、墊氧化層303和薄氧化側(cè)壁311(留下一組較薄的鰭狀物309)后的圖13的剖面示意圖，并繪示半導(dǎo)體裝置300。此組較薄的鰭狀物309可以僅在柵極介電層或氧化層和柵極覆蓋鰭狀物之處變薄，如下文所述，源極區(qū)和汲極區(qū)可形成于鰭狀物的端點(diǎn)，此些端點(diǎn)的面積較大，以易于形成接觸和介層窗至上層金屬層，其將敘述于后續(xù)步驟中。
在進(jìn)行沉積、圖案化和蝕刻，以形成柵極和絕緣柵極于平面MOS電晶體321的邏輯區(qū)后，圖14是進(jìn)一步描繪示閘介電材料層313和柵極315，其中并形成共柵極，以完成兩個(gè)鰭式場(chǎng)效電晶體323和325于記憶體區(qū)中。本示例中的鰭式場(chǎng)效電晶體可為例如用于共字元線上的兩個(gè)記憶晶單元的存取記憶體，此共字元線為柵極315，并繼續(xù)形成記憶體陣列中的列線。
正如熟悉此項(xiàng)技藝的人士所知，鰭式場(chǎng)效電晶體是由硅基材材料所形成，或可由摻雜的N型井或P型井材料所形成。已發(fā)現(xiàn)的是，正在形成的電晶體的型式，和關(guān)于晶圓晶格方向的鰭狀物的方向是重要的，且可用以進(jìn)一步改善效能。當(dāng)有足夠的柵極電壓(Vg)提供于柵極時(shí)，已完成的finFET電晶體的汲極電流(Id)將自圖14的頁面流進(jìn)或流出(從finFET的源極區(qū)至汲極區(qū))。若此裝置為是P型，則鰭狀物的源極汲極應(yīng)被定向，以使得電流沿著晶格方向表面從源極流至汲極。若鰭式場(chǎng)效電晶體裝置為N型，從源極流至汲極的電流應(yīng)沿著晶格方向表面流動(dòng)。此定向步驟可在開始處理半導(dǎo)體基材前，藉由正確地定位半導(dǎo)體基材而被控制，以使硅鰭狀物的方向正確地被定向至所使用的半導(dǎo)體基材材料的型態(tài)。
圖14中的平面MOS電晶體321和鰭式場(chǎng)效電晶體323、325，亦可以形成在磊晶成長或沉積于硅基材或SOI材料上的材料層中。例如應(yīng)變硅材料的使用為熟悉此技藝技術(shù)人員所習(xí)知，藉以改善使用高介電常數(shù)(k)的介電材料做為柵極介電層的電晶體的通道層效能。可使用應(yīng)變硅化鍺(SiGe)為硅基材301，其亦可形成于硅基材上或SOI實(shí)施例的絕緣層上。如熟悉此技藝技術(shù)人員所知，針對(duì)P型電晶體，應(yīng)變硅或應(yīng)變硅化鍺可以被壓縮地變形；或相對(duì)地，針對(duì)N型電晶體，應(yīng)變硅或應(yīng)變硅化鍺可于張力應(yīng)變(Tensile Strain)下被提供。應(yīng)變通道已知可通過加強(qiáng)載子移動(dòng)率，來改善裝置的效能；在另一較佳實(shí)施例中，應(yīng)變通道亦可與本發(fā)明的制程和結(jié)構(gòu)一起使用來進(jìn)一步改善效能。應(yīng)力裝置亦能從接觸蝕刻終止層(ContactEtch Stop Layer；CESL)或淺溝隔離氧化物來產(chǎn)生。此方法是描述于Ge等人的美國專利(US10/366,220)和論文(題目為“Process-Strained Si(PSS)CMOS Technology Featuring 3D Strain Engineering，”發(fā)表于IEEE，2003，pp.3.7.1-3.7.4)中，其是列為本發(fā)明的參考。
請(qǐng)參閱圖15所示，是進(jìn)行額外制程步驟以形成本發(fā)明的裝置后的圖14的剖面示意圖，是繪示在制造記憶區(qū)的源極、汲極離子布植步驟時(shí)，在邏輯區(qū)上再次使用光罩光阻涂布330的半導(dǎo)體裝置300的剖面示意圖。利用光罩光阻涂布330來植入鄰近于字元線的摻雜物，以形成鰭式場(chǎng)效電晶體323、325的源極、汲極區(qū)，此光罩光阻涂布330是使用與圖11所示的氧化蝕刻過程相同的光罩。在本發(fā)明的兩個(gè)不同的制程步驟，使用來自先前制程的現(xiàn)有光罩能使本發(fā)明的使用具有經(jīng)濟(jì)效率，其為本發(fā)明的優(yōu)點(diǎn)。
請(qǐng)參閱圖16所示，是本發(fā)明的完成較佳實(shí)施例的剖面示意圖，是繪示在幾個(gè)額外的習(xí)知步驟后的半導(dǎo)體裝置300的剖面示意圖，以使用并耦接鰭式場(chǎng)效電晶體323、325至電容341和343來完成記憶體裝置。層間絕緣層347和層間絕緣層345是形成于氧化保護(hù)層350上，并覆蓋位于邏輯區(qū)和記憶體區(qū)中的整個(gè)電晶體源極區(qū)、汲極區(qū)和柵極區(qū)，金屬導(dǎo)體層353和355是藉由介層堆疊層而耦接至源極區(qū)/汲極區(qū)331和333，且經(jīng)由氧化保護(hù)層321來接觸這些區(qū)域。電容341和343是形成于鰭式存取場(chǎng)效電晶體325和323上，并藉由習(xí)知介層堆疊窗361和363來耦接至鰭式場(chǎng)效電晶體的汲極區(qū)。位元線(未繪示)則耦接至鰭式場(chǎng)效電晶體的源極區(qū)，以完成嵌入式DRAM陣列，而柵極315是形成耦接至兩鰭式場(chǎng)效電晶體的共柵極元件的共列或字元線導(dǎo)體。
請(qǐng)參閱圖17所示，是可使用本發(fā)明的結(jié)構(gòu)來形成的例示電路的排列的示意圖，是繪示鰭式場(chǎng)效電晶體325、323和電容341、343，其可耦接于嵌入式記憶儲(chǔ)存陣列電路的典型應(yīng)用中。在此圖中，與現(xiàn)有習(xí)知技術(shù)相同，位元線(B/L)、(B/L)是繪示為如記憶體習(xí)知技藝所知的位元線對(duì)。這些位元線形成記憶體陣列中的行(Columns)，其可包含數(shù)千個(gè)晶單元。字元線327是耦接至鰭式場(chǎng)效電晶體325和323的柵極端點(diǎn)。每一個(gè)電晶體形成儲(chǔ)存晶單元的存取記憶體，其包含如圖17所示的MIM電容343和341，每一個(gè)電容具有耦接至各自的存取電晶體的汲極端的電極或電極板，而另一個(gè)電極或電極板則耦接至固定電極電位(Vplate)，此固定電極電位可為接地或其他固定的電壓。在操作中，當(dāng)字元線327在工作時(shí)，存取電晶體能儲(chǔ)存或移除代表某資料數(shù)值的電荷，并施加電壓于柵極端，而施加相對(duì)應(yīng)字元線上的電位至電容的第一電極板。每一個(gè)存取電晶體325和323具有耦接至字元線的源極端。
請(qǐng)參閱圖18所示，是圖16剖面圖所示的裝置的俯視圖，是繪示圖16的剖面所示的半導(dǎo)體裝置300的記憶體區(qū)的俯視示意圖。電容341和343是繪示成位于鰭式場(chǎng)效電晶體323和325的汲極區(qū)上方的圓柱形排列。字元線源極接觸(Source Contacts)371和373是藉由垂直介層堆疊層而耦接各自的位元線(未繪示)至鰭式場(chǎng)效電晶體的源極區(qū)。電晶體325和323是形成于字元線327與每一個(gè)電晶體的各自的源極汲極鰭狀物的交錯(cuò)位置。金屬導(dǎo)體層355和353是位于邏輯裝置上。
電容341和343可為MIM電容，其在此技藝所知是做為形成于第一絕緣層347、第二絕緣層345中的存取儲(chǔ)存電晶體上的金屬/絕緣體/金屬。此技藝亦知可使用半晶粒型(HSG)多晶硅做為底電極板和頂電極板；及使用共形介電層來增加電容量，藉以增加電極板和介電質(zhì)的表面積，因而制成電容。在Yang等人的論文中，其題目為“Excimer laser manipulation andpatterning of gold nanoparticles on the SiO2/Si surface，”(發(fā)表于Journal of Applied Physics(JAPL)Vol.95，No.9，May 2004)，其亦列為本發(fā)明的參考，其描述以準(zhǔn)分子激光(Excimer Laser)處理金屬層來獲得金屬層中的顆粒化表面或奈米粒子的技術(shù)。在本發(fā)明的較佳實(shí)施例中，此種金屬層是做為底層，而后續(xù)的制程步驟是被用來形成如下所述的電容341和343。
如金或如銀、鎳、銅、鉑、鈀、鈦等的其他金屬的第一金屬層是沉積于凹槽區(qū)中，此凹槽區(qū)是被蝕刻至電容的層間絕緣層345中。如此領(lǐng)域技術(shù)人員所知，針對(duì)制作于存取電晶體上的垂直MIM的電容而言，可利用如某個(gè)制程和標(biāo)的電容量所欲獲得的較薄或較厚的層間絕緣層，來改變垂直側(cè)壁的高度。電容的底層是藉由穿透第一絕緣層347的介層窗，而耦接至存取電晶體，且藉由典型的接觸窗而耦接至存取電晶體的汲極端，此接觸窗是圖案化至位于finFET電晶體上的氧化保護(hù)層或氮化保護(hù)層?？衫美珉娮邮?E-beam)蒸鍍或其他方式來形成底層。
施加準(zhǔn)分子照射至金底層上，以形成奈米粒子，例如可使用具有約248nm波長且操作于例如約20Hz頻率和約20ns脈沖寬度(Pulse)的氟化氪(KrF)激光(此激光可為如由美國GSI Lumonics所制造的PulseMasterPM-800的商業(yè)上可取得的準(zhǔn)分子脈沖激光)，來處理此金底層。只要在處理后奈米粒子可形成于金屬層中，亦可使用其他頻率和脈沖寬度。在其他實(shí)施例中，金層可由類似料材所形成，如銀、鉑或鈀，且可形成數(shù)奈米至數(shù)微米的厚度。
或者，可以使用脈沖激光沉積技術(shù)于金屬層中制造出角錐形。在Zhou等人發(fā)表的論文(“Formation of self-assembled epitaxial nickelnanostructure”，Journal of Applied Physics(JAPL)Vol.94，No.8，October 2003，pp.4841-4846；其亦列為本發(fā)明的參考)中，藉由脈沖激光沉積來沉積氮化鈦(TiN)層和第二鎳化層；而若在400℃至650℃的溫度范圍進(jìn)行沉積，則可形成角錐形的奈米結(jié)構(gòu)。此面積增加的結(jié)構(gòu)亦可用在本發(fā)明的電容結(jié)構(gòu)的底層中，此結(jié)果將增加電容電極板的表面積，因而可以獲得有效電容。
在底層中形成奈米粒子或角錐形結(jié)構(gòu)后，可使用原子層沉積(AtomicLayer Deposition；ALD)來共形地沉積由多晶硅、摻雜多晶硅或金屬所制成的第一導(dǎo)電電極。第一電極可至少包含金屬或耐火金屬，例如包括有氮化鈦(TiN)或氮化鉭、鉭、氮硅化鉭、鎢化鈦、鉻化鎳、氮化鉬、釕、氮化鎢、硅化鎢、銅、鋁、鎢、鈦、鈷、氮、鎳、鉬或其他可組合金屬的任何習(xí)知金屬和組合物。此第一電極層的厚度較佳為例如約50埃至約1000埃。
第一電極層362是MIM電容的底電極板的一部分，接著，沉積如上所述的介電層，例如高介電常數(shù)(k)的介電材料或材料組合物。第一電極層362可包含如氮化鉭、氧化鑭、氧化鋁的高介電常數(shù)(k)材料、或如氮化鉿、氧化硅鉿和其類似物的其他習(xí)知高介電常數(shù)(k)材料、包含有鋁、硅、氧、氮、鈦、鉭、鋯鈦酸鉛(Lead-zirconate-titanate；PZT)、鈦酸鍶鋇(BariumStrontium Titanate；BST)、氮化鉭、氧化鋁、二氧化硅、其他介電材料或其組合物。第一介電層366是再次沿著底層的奈米粒子圖案共形地形成，且較佳是包含有例如約10埃至500埃的厚度。
第二電極層364(摻雜多晶硅或金屬)亦是藉由原子層沉積法來沉積，且共形于第一介電層366、第一電極層362和第一金屬層365。一般，第一電極層362和第二電極層364是由相同或類似的材料所形成。接著，再使用如半導(dǎo)體技術(shù)人員所知的接觸窗、介層窗和金屬化來耦接第二電極層364至電極板電位，此電極板電位可為固定電位或由習(xí)知電路在晶片上所產(chǎn)生的電壓。如上所述，使用銅或鋁金屬化或金屬鑲嵌(Damascene)制程來完成上電極板。上電極板亦將耦接至固定電極板電位，并可排列成具有在特定區(qū)域中與其他電容相連接的共連接，或形成具有共同上電極端的陣列。
請(qǐng)參閱圖19所示，是繪示應(yīng)用于本發(fā)明的MIM電容的放大結(jié)構(gòu)剖面示意圖，是圖16中的電容341和343的剖面示意放大圖。層間絕緣層347是和位于電容341和343下方的介層窗361和363一起繪示，以耦接至存取電晶體(圖中未繪示)的汲極端。第一金屬層365可以為金或其他金屬材料層，例如鎢、鈦、鈀、鉑、銀、銅、鎳和可用做第一金屬層365的其他金屬。在使用準(zhǔn)分子激光法來沉積與形成奈米粒子；或使用金屬脈沖激光沉積來形成角錐形奈米粒子后，可使用例如原子層沉積或其他能形成共形層于奈米粒子上的沉積技術(shù)，來沉積第一電極層362，藉以達(dá)到增加表面積的目的。同樣地，可藉由原子層沉積法或其他沉積技術(shù)來沉積第一介電層366于第一電極層362上，并沉積第二電極層364，且可填滿整個(gè)電容341和343的凹槽的剩余空間，以完成電容的制作。
根據(jù)本發(fā)明的實(shí)施例，形成一種新穎的結(jié)構(gòu)。具有一或多個(gè)平面MOS電晶體的邏輯區(qū)是被提供于基材中，此新穎的結(jié)構(gòu)亦包含在相同基材上的具有MIM電容和至少一個(gè)鰭式場(chǎng)效電晶體的記憶體區(qū)。較佳地，記憶體區(qū)中的存取電晶體為finFET電晶體。MIM電容可包含形成奈米粒子的準(zhǔn)分子激光照射層，用以增加表面積和電容量。形成本發(fā)明的結(jié)構(gòu)的新穎制程是以現(xiàn)有的半導(dǎo)體制程和現(xiàn)有的光罩來描述，以使本發(fā)明的應(yīng)用不需昂貴的更換工具(Retooling)步驟。在其他實(shí)施例中，電容可不用為儲(chǔ)存資料的記憶體元件，而是做為濾波器、交換式電容網(wǎng)路、電阻-電容網(wǎng)路、類比-數(shù)位轉(zhuǎn)換器或其他電路的一部分。邏輯區(qū)和記憶體區(qū)的組合可形成巨集晶單元的布局，此巨集晶單元包含有1T RAM位元晶單元中的至少一個(gè)存取finFET電晶體和至少一個(gè)電容，且亦包含至少一個(gè)互補(bǔ)式金屬氧化半導(dǎo)體(CMOS)的邏輯電晶體。許多個(gè)電晶體可形成為單一巨集晶單元。可制造由許多個(gè)巨集晶單元所成的集成電路，其中此集成電路是包含至少一個(gè)巨集晶單元，此巨集晶單元包含至少一個(gè)記憶體儲(chǔ)存晶單元，而此記憶體儲(chǔ)存晶單元是使用如上所述的存取finFET電晶體、MIM電容和至少一個(gè)平面電晶體。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于其至少包含一基材；一平面金屬氧化半導(dǎo)體(Metal Oxide Semiconductor；MOS)電晶體，形成于該基材的一第一區(qū)中；至少一鰭式場(chǎng)效電晶體(finFET)，形成于該基材的一第二區(qū)中；復(fù)數(shù)個(gè)淺溝渠隔離區(qū)，形成于該第一區(qū)和該第二區(qū)之間；一第一絕緣層，形成于該基材上；一第二絕緣層，形成于該第一絕緣層上；以及至少一MIM(Metal-Insulator-Metal；金屬/絕緣體/金屬)電容，形成于該第二絕緣層中。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于其中所述的鰭式場(chǎng)效電晶體是具有一端點(diǎn)，該端點(diǎn)是電性連接至該至少一MIM電容的一第一電極，該鰭式場(chǎng)效電晶體和該至少一MIM電容因而形成一儲(chǔ)存晶單元于該第二區(qū)中。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于其中所述的MIM電容的該第一電極是由一織構(gòu)狀表面所形成。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于其中所述的MIM電容的該第一電極是由半晶粒型(Hemispherical Grain；HSG)材料所形成。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于其中所述的MIM電容更至少包含一第一金屬層，沉積于該第二絕緣層的一凹槽中，其中該第一金屬層具有復(fù)數(shù)個(gè)奈米粒子；一第一電極層，共形地沉積于該第一金屬層上，其中該第一電極層至少包含一導(dǎo)電材料；一第一介電層，共形地沉積于該第一電極層上，其中該第一介電層至少包含一高介電常數(shù)(High-k)的介電材料；以及一第二電極層，共形地沉積于該第一介電層上，其中該二電極至少包含一導(dǎo)電材料，用以接收的一電位。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于其中所述的鰭式場(chǎng)效電晶體至少包含一硅鰭，形成于該基材的一凹槽中，其中該硅鰭是由該基材所形成，該硅鰭具有復(fù)數(shù)個(gè)側(cè)壁，和包含半導(dǎo)體摻雜物的源極區(qū)和汲極區(qū)；一柵極介電材料層，沉積于該硅鰭上，且定義出一通道區(qū)；以及一柵極電極，沉積于該硅鰭上，并形成來位于該通道區(qū)中的該硅鰭的上且與其相交錯(cuò)，該柵極電極和該柵極介電材料層是形成一MOS電晶體的一柵極區(qū)；其中，該柵極電極和該柵極介電材料層是位于該硅鰭的該些側(cè)壁上，藉以形成一多柵極MOS電晶體。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于其中所述的鰭式場(chǎng)效電晶體更至少包含位于該硅鰭的頂表面上的該柵極電極和該柵極介電材料層，以形成一三柵極MOS電晶體。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于其中所述的形成于該第一區(qū)中的該平面金屬氧化半導(dǎo)體電晶體是由沉積于該基材上的一應(yīng)變半導(dǎo)體材料所形成。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于其中所述的形成于該第一區(qū)中的該平面金屬氧化半導(dǎo)體電晶體是由一應(yīng)變硅化鍺(SiGe)材料所形成。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于其中所述的平面金屬氧化半導(dǎo)體電晶體的源極和汲極是形成于一提升區(qū)(Raised Region)中，該提升區(qū)是形成于該基材的表面的上方。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于其中所述的形成于該第一區(qū)的該平面金屬氧化半導(dǎo)體電晶體和形成于該第二區(qū)中的該鰭式場(chǎng)效電晶體是耦接在一起，而形成一巨集晶單元(Macro Cell)。
12.一種制造集成電路裝置的方法，其中該集成電路裝置至少包含一記憶體儲(chǔ)存晶單元，其特征在于該制造集成電路裝置的方法至少包含以下步驟定義一邏輯區(qū)和一記憶體區(qū)于一基材中；提供填充有一溝渠隔離絕緣材料的復(fù)數(shù)個(gè)淺溝渠隔離區(qū)于該基材中；使用一第一記憶體核心的輕摻雜汲極的步進(jìn)式光罩，來形成一第一涂布光阻于該基材上，并在留下暴露出的該記憶體區(qū)時(shí)，圖案化該第一記憶體核心的輕摻雜汲極的步進(jìn)式光罩以覆蓋該邏輯區(qū)；以該記憶體區(qū)中的暴露出的側(cè)壁來形成至少一硅鰭；沉積一柵極介電材料層于該基材上；沉積一柵極電極材料層于該閘介電材料層上；形成一第二涂布光阻層于該基材上；圖案化該第二涂布光阻層于該基材上，以定義出至少一第一柵極電極于該邏輯區(qū)上、及至少一第二柵極電極于該硅鰭相交錯(cuò)的該記憶體區(qū)上；蝕刻該第二涂布光阻層、該柵極電極材料層和該閘介電材料層，以暴露出該柵極電極材料層和該閘介電材料層的側(cè)壁；使用該第一記憶體核心的輕摻雜汲極的步進(jìn)式光罩，來形成一第三涂布光阻層于該邏輯區(qū)上，且在留下暴露出的該記憶體區(qū)時(shí)，形成該第三涂布光阻層于該邏輯區(qū)上；植入源極和汲極摻雜材料至位于鄰近該第二柵極電極的該記憶體區(qū)的該至少一硅鰭中，以形成一鰭式場(chǎng)效電晶體；去除該邏輯區(qū)上的該第三涂布光阻層，并形成一第四涂布光阻層于該記憶體區(qū)上，且留下暴露出的該邏輯區(qū)；植入源極和汲極摻雜材料至位于鄰近該第一柵極電極的側(cè)壁的該邏輯區(qū)的該基材中，以形成至少一平面金屬氧化半導(dǎo)體電晶體的源極端和汲極端；形成一第一層間絕緣層于該基材上；形成一第二層間絕緣層于該第一層間絕緣層上；以及形成一MIM電容于該記憶體區(qū)上的該第二層間絕緣層中，其中該MIM電容的一底電極是穿過該第一層間絕緣層電性連接至該鰭式場(chǎng)效電晶體；藉以使該MIM電容和該至少一鰭式場(chǎng)效電晶體是一起形成一記憶體儲(chǔ)存晶單元于該記憶體區(qū)中。
13.根據(jù)權(quán)利要求12所述的制造集成電路裝置的方法，其特征在于其中所述的形成該MIM電容的步驟更至少包含形成一凹槽于該第二層間絕緣層中；形成一金屬層于該凹槽內(nèi)；處理該金屬層而形成復(fù)數(shù)個(gè)奈米結(jié)構(gòu)；共形地沉積一第一電極層于該金屬層上；共形地沉積一高介電材料層于該第一電極層上；共形地沉積一第二電極層于該高介電材料層上；沉積一頂導(dǎo)體金屬層于該第二電極層上；以及圖案化該基材，以定義出該MIM電容，并蝕刻該MIM電容外面的材料，以去除多余的該第一電極層、該介電層、第二電極層和該頂金屬導(dǎo)體層。
14.根據(jù)權(quán)利要求13所述的制造集成電路裝置的方法，其特征在于其中所述的形成該些奈米結(jié)構(gòu)的步驟更至少包含以一準(zhǔn)分子激光的放射線處理該金屬層，以形成復(fù)數(shù)個(gè)奈米粒子。
15.根據(jù)權(quán)利要求13所述的制造集成電路裝置的方法，其特征在于其中所述的形成該些奈米結(jié)構(gòu)的步驟更至少包含以一脈沖式激光沉積法來沉積一第一氮化鈦金屬層；以及以該脈沖式激光沉積法來沉積一第二鎳金屬層，以形成復(fù)數(shù)個(gè)鎳的角錐型奈米結(jié)構(gòu)。
16.根據(jù)權(quán)利要求13所述的制造集成電路裝置的方法，其特征在于其中所述的沉積該介電材料層的步驟至少包含沉積選自由鋁、硅、氧、氮、鈦、氟化氫、鑭、鋯鈦酸鉛(Lead-zirconate-titanate；PZT)、鈦酸鍶鋇(Barium Strontium Titanate；BST)、氮化鉭、氧化鋁、二氧化硅、氮氧化硅鉿(HfSiON)及其結(jié)合物所組成的一族群的材料。
17.根據(jù)權(quán)利要求13所述的制造集成電路裝置的方法，其特征在于其中所述的沉積該介電材料層的步驟更至少包含沉積由一第一氧化鉿(HfO2)層和一第二氧化鋁(Al2O3)層所組成的一積層(Laminate)材料。
18.根據(jù)權(quán)利要求13所述的制造集成電路裝置的方法，其特征在于其中所述的沉積該介電材料層的步驟更至少包含沉積氧化鋁鉭(AlTaOx)材料的步驟。
19.根據(jù)權(quán)利要求12所述的制造集成電路裝置的方法，其特征在于其中所述的形成該MIM電容的步驟更至少包含共形地沉積半球狀晶粒多晶硅的一第一電極層于一凹槽中；共形地沉積一高介電常數(shù)的介電材料的一介電層于該第一電極層上；共形地沉積一第二電極層于該介電層上；沉積一頂導(dǎo)體金屬層于該第二電極層上；以及圖案化該基材，以定義出該MIM電容，并蝕刻該MIM電容外面的材料，以去除多余的該第一電極層、該介電層、第二電極層和該頂金屬導(dǎo)體層。
20.根據(jù)權(quán)利要求12所述的制造集成電路裝置的方法，其特征在于其更至少包含耦接該記憶體區(qū)中的該記憶體儲(chǔ)存晶單元至該邏輯區(qū)中的該平面金屬氧化半導(dǎo)體電晶體，以形成一巨集晶單元。
21.一種半導(dǎo)體裝置，包含一邏輯區(qū)和一嵌入式記憶區(qū)，其特征在于其中該半導(dǎo)體裝置至少包含一半導(dǎo)體基材，具有復(fù)數(shù)個(gè)淺溝渠隔離區(qū)形成于其中，并包含一溝渠隔離體；至少一平面金屬氧化半導(dǎo)體電晶體，形成于該基材的該邏輯區(qū)中，其中該邏輯區(qū)是通過該些淺溝渠隔離區(qū)的至少一者，而與該嵌入式記憶區(qū)隔離；至少一鰭式場(chǎng)效電晶體，形成于該嵌入式記憶區(qū)中的一硅鰭狀物上，其中該硅鰭狀物是形成在兩相鄰的淺溝渠隔離區(qū)間；以及至少一MIM電容，形成于該嵌入式記憶區(qū)中，其中該至少一MIM電容至少包含一第一導(dǎo)電層、設(shè)置成于該第一導(dǎo)電層上的一介電層、和形成于該介電層上的一第二導(dǎo)電層，該第一導(dǎo)電層是耦接至該鰭式場(chǎng)效電晶體。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體裝置，其特征在于其更至少包含一巨集晶單元，其中將該至少一鰭式場(chǎng)效電晶體和該至少一MIM電容耦接在一起，以形成一第一記憶儲(chǔ)存晶單元，并耦接該第一記憶儲(chǔ)存晶單元至該至少一平面金屬氧化半導(dǎo)體電晶體，來形成該巨集晶單元。
全文摘要
本發(fā)明是有關(guān)一種單一電晶體型和巨集電晶體型的半導(dǎo)體裝置的制造方法與結(jié)構(gòu)，是一種單一電晶體(1T－RAM)型的隨機(jī)存取記憶位元晶單元和其制造方法。其是提供一種MIM(Metal－Insulator－Metal；金屬/絕緣體/金屬)電容結(jié)構(gòu)；及在包含有1T－RAM位元晶單元的finFET電晶體(鰭式場(chǎng)效電晶體)的整合集成制程中，制造MIM電容結(jié)構(gòu)的方法。此finFET電晶體和MIM電容是形成于記憶體區(qū)，并揭示非對(duì)稱制程。1T－RAM記憶晶單元和其他電晶體可結(jié)合成巨集(Macro)晶單元，而多個(gè)巨集晶單元可形成集成電路。MIM電容可包含奈米粒子或奈米結(jié)構(gòu)，以有效增加電容量。FinFET電晶體可形成于絕緣體上，而MIM電容可形成于基材的層間絕緣層中。此制造上述結(jié)構(gòu)的制程可利于使用習(xí)知光罩。
文檔編號(hào)H01L27/108GK1945829SQ20061014000
公開日2007年4月11日 申請(qǐng)日期2006年10月8日 優(yōu)先權(quán)日2005年10月7日
發(fā)明者呂昇達(dá), 陳宏瑋, 張長昀, 鐘堂軒, 徐祖望 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司