專利名稱：Soi器件的制作方法
技術領域：
本發(fā)明涉及絕緣體上半導體，尤其是絕緣體上硅(SOI)半導體器件，以及制造所述半導體器件的方法。
背景技術：
在SOI中制造集成電路以開發(fā)諸如提高對輻射和極端溫度之類的容限的優(yōu)點是公知的。這可以通過保護電路本身免于干擾和寄生效應的絕緣材料層來實現。SOI具有其他的優(yōu)點，例如對于給定的功率消耗有更多的輸出功率。已經將基于SOI的部件用在諸如其中低功率耗散是至關重要的音頻放大器和高性能服務器的應用中。將SOI的示例用在由申請人飛利浦開發(fā)的先進雙級型-CMOS-DMOS(A-BCD)技術中。這是一種單一的多晶硅(poly)、二重或三重金屬技術，設計用于從12V至120V的應用，并且能夠將雙極型、JFET、CMOS和DMOS組合在單個的芯片上。這意味著SOI A-BCD可以同時地處理模擬和數據功率，使得優(yōu)化的系統(tǒng)解決方案成為可能，如DSP和D/A和A/D轉換器的組合。
關鍵優(yōu)點包括a)當晶體管導通時減小的電阻(RDS(on))；b)沒有閉鎖(latch-up)(其中，晶體管有效地“陷入”(get‘stuck’)導通狀態(tài))；c)更好的封裝密度；d)顯著減小的寄生電容和電流。
這四個因素導致許多隨之發(fā)生的優(yōu)點。首先，通過減小導通電阻(RDS-on)最大20％，A-BCD1產生比等效體硅工藝更少的熱，意味著可以將它們直接固定到電視或計算機中的PCB上，無需熱沉。并且，利用該較低的RDS-on，SOI使DMOS晶體管能夠具有優(yōu)秀的功率操縱能力。
其次，由于n型器件和p型器件與襯底之間沒有結，SOI本征地是無閉鎖的(與體硅晶體管的過載相關聯)，并且事實上消除起因于經由襯底的串擾、負載突降(load dump)和其它偶發(fā)的高外部電壓的問題。這些特征使SOI固有地更加可靠，并且也允許相同硅片上的多個功率器件、橋式整流器、和回掃二極管的容易集成。通過組合CMOS、雙極型、JFET和DMOS SOI器件，可以實現智能功率電路。
再次，由SOI實現的封裝密度使得能夠實現與體硅相比最高至30％的尺寸減小，這也貢獻了更低的RDS-on。這也被下一代A-BCD高電壓技術利用。
最后，在氧化物層中的部件隔離有助于確保極好的絕緣，結果導致寄生電容和電流方面的顯著減小，導致更快和更容易的設計(design-in)。消除閉鎖和寄生效應提供了免于電壓尖脈沖的保護以及改進的音頻性能。因為A-BCD不需要反偏結來隔離部件，避免了泄漏電流，導致更大的熱容限(代替體硅的通常125℃，最高至160℃)。從美國專利5,627,401已知提供了一種具有基極、集電極和發(fā)射極的側向布置的SOI雙極型晶體管。集電極-基極耗盡區(qū)正常地維持器件兩端的大部分電壓。為了解決該區(qū)域寬度上隨電壓變化的較大變化的問題(引起基極電荷的變化)，將背柵極(襯底、保持晶片)接觸用于向氧化物層以下的襯底提供偏置電壓。這引起并且控制與絕緣體相鄰的反型層或耗盡層，這改變集電極區(qū)并且可以減小基極電荷對于器件兩端電壓的敏感性。
從美國專利6,563,193已知為SOI層提供氧化物上方的n型有源高電阻層和有源高電阻層上方的n型擴散層，其中形成了基極、集電極和發(fā)射極區(qū)。如果在這種結構中，p型反型層形成于氧化物層和高電阻有源層之間的界面處，則引起增益隨著襯底電壓而變化。為了減輕這種現象，按照以下方式將n型擴散層選擇性地形成于n型有源層的表面上所述層只包圍發(fā)射極和基極區(qū)，而不是還圍繞集電極區(qū)。這意味著p型發(fā)射極層周圍的n型有源層的表面部分上的總n型雜質濃度比包括集電極的全部n型有源層的雜質濃度低。因而，發(fā)射極電流(空穴電流)可以更易于在n型有源層的表面附近流動。因此，即使在將反型層形成于掩埋氧化物處一定深度的情況下，也相對地抑制了經由該反型層流過的發(fā)射極電流。因此，可以抑制電流增益hFE與半導體襯底電勢相關的問題。
仍然需要對氧化層下方的襯底的電壓或充電較少相關性的、具有良好電流增益的SOI器件。

發(fā)明內容
本發(fā)明的目的是提供一種特別用于絕緣體上半導體的改進設備或方法，尤其是絕緣體上硅(SOI)半導體器件及其制造方法。本發(fā)明的優(yōu)點是提供具有對于氧化物層下面襯底電壓或充電的較低相關性的、具有良好電流增益的SOI器件及其制造方法。
根據第一方面，本發(fā)明提出了一種絕緣體上半導體器件，具有絕緣體層、絕緣體層上第一導電類型的有源層、全部設置在有源層中的第二導電類型的集電極區(qū)、第二導電類型的發(fā)射極區(qū)和第一導電類型的基極區(qū)、以及在有源層中從發(fā)射極區(qū)向絕緣體層延伸的第一導電類型的基極增強區(qū)(base boost region)，所述基極增強區(qū)和發(fā)射極形成pn結，由此基極增強區(qū)的摻雜劑濃度大于基極區(qū)的摻雜劑濃度。
發(fā)射極區(qū)下面的基極增強區(qū)具有比基極區(qū)高的摻雜劑濃度。作為pn結的發(fā)射極-基極結的底部部分具有比沿側向的內建電壓高的內建電壓。如果將發(fā)射極-基極結正向偏置，將電荷載流子從發(fā)射極注入到基極中。由于沿側向較低的內建電壓，在發(fā)射極-基極結的外圍部分的下部阻擋層上方，幾乎全部電荷載流子將從發(fā)射極注入到基極中。由于電流和內建電壓之間的指數關系，幾乎全部電流都沿側向流動。因此，在發(fā)射極下面的基極增強區(qū)中的較高摻雜劑濃度非常有效地抑制了發(fā)射極下面的垂直電流。
基極增強區(qū)從發(fā)射極的底部部分向絕緣層延伸，以便抑制垂直電流和電流對于掩埋氧化物下方的襯底(通常稱為保持晶片)電勢的相關性。在高電壓過程中，襯底電勢易于改變。如果將反型層形成于有源層(絕緣層的表面上方)中，剛該反型層有效地作為集電極?；鶚O增強區(qū)中相對較高的摻雜劑濃度增加了反轉的閾值?；鶚O增強區(qū)越深，發(fā)射極和反型層之間的基極寬度越大，使得進一步地抑制了垂直電流。這也減小了電流增益和其它性能對于襯底電壓的相關性。
優(yōu)選地，基極增強區(qū)沒有側向地延伸超過發(fā)射極區(qū)的范圍。局部地在發(fā)射極下面的基極增強區(qū)中的較高摻雜劑濃度非常有效地抑制了發(fā)射極下面的垂直電流。作為優(yōu)點，發(fā)射極電流幾乎完全地沿側面方向流動。所述側向電流比在基極增強區(qū)側向地延伸超過發(fā)射極區(qū)的情況大。因而，可以獲得較高的電流增益。
在有利的實施例中，基極增強區(qū)具有比基極區(qū)高5至10倍的摻雜劑濃度。除了在發(fā)射極-基極結的底部部分處較高的內建電壓效應之外，發(fā)射極-基極電流粗略地與基極區(qū)中的摻雜劑濃度成反比。因此，基極區(qū)中高5至10倍的摻雜劑濃度進一步地減小了垂直發(fā)射極電流5至10個因子。
沿側面方向的電流不受影響，使得電流增益和其它性能脫離襯底電壓的影響。例如，電流增益變得幾乎與襯底(保持襯底)電壓無關。
在有利的實施例中，根據本發(fā)明的器件是按照先進雙極型CMOSDMOS工藝的雙極型晶體管。這種電路除了雙極型器件之外還包括CMOS和/或DMOS器件。雙極型器件可以是作為提供CMOS、高電壓N溝道和P溝道DMOS的SOI IC工藝一部分的PNP晶體管和NPN晶體管。
優(yōu)選地，存在著在發(fā)射極區(qū)周圍的有源層上的絕緣層上延伸的圖案化導電(例如，摻雜的多晶硅)層。圖案化的導電層可以當作用于發(fā)射極和基極增強區(qū)的離子注入的掩模。另一個優(yōu)點是因為對發(fā)射極的掩模對齊沒有影響，可以易于制造該基極增強區(qū)，側向電流增益沒有改變很多，并且側向電流具有更佳的再現性。
可以將圖案化的導電層與基極區(qū)電連接。圖案化導電層的電勢保持與基極電勢相同。
當已經按照A-BCD工藝制造了正確類型的DMOS器件時，可以無需任何附加成本而制造基極增強區(qū)?；鶚O增強區(qū)與DMOS器件的本體區(qū)同時制造。從而，基極增強區(qū)的摻雜劑分布具有與DMOS器件的本體區(qū)相同的摻雜劑分布。針對p型DMOS，使用n型本體區(qū)。將n型本體區(qū)制造為與圖案化導電層(通常是多晶硅場電極，作為用于DMOS器件的柵極)自對齊。還將發(fā)射極與多晶硅場電極自對齊。
可以按照與另一個DMOS器件的阱(漏極)同時制造(側向)基極區(qū)?；鶚O區(qū)具有與DMOS器件的阱(漏極)相同的摻雜劑分布。
可以按照與DMOS器件的源極同時來制造發(fā)射極。發(fā)射極區(qū)具有與DMOS器件的源極相同的摻雜劑分布。
本發(fā)明的另一個方面提出了一種用于制造絕緣體上半導體器件的方法，包括步驟形成絕緣體層；在絕緣體層上形成有源層；在有源層中形成集電極區(qū)、發(fā)射極區(qū)和基極區(qū)；以及在有源層中從發(fā)射極區(qū)向絕緣層延伸形成基極增強區(qū)，所述基極增強區(qū)和發(fā)射極一起形成pn結，由此基極增強區(qū)的摻雜劑濃度比基極區(qū)的摻雜劑濃度高。
在本發(fā)明的有利實施例中，按照這樣的方式制造基極增強區(qū)，使得基極增強區(qū)不會側向地延伸超過發(fā)射極區(qū)的范圍。可以通過在外延生長期間提供摻雜劑原子、或通過離子注入步驟來形成基極增強區(qū)。
另一個這種附加特征是形成基極增強區(qū)的步驟包括執(zhí)行比基極區(qū)的摻雜強典型地5倍至10倍的摻雜?？梢酝ㄟ^離子注入來提供摻雜劑濃度(原子/cm3)。
優(yōu)選地，使用自對齊步驟來形成基極增強區(qū)。
可以將圖案化的多晶硅層設置在發(fā)射極周圍，在基極增強區(qū)注入離子時用作掩模。
可以通過有源層中的離子注入來形成基極區(qū)，所述離子注入與同時制造的MOS或DMOS器件的阱注入相同。
可以與DMOS器件的本體區(qū)同時形成基極增強區(qū)。
可以將任何附加特征結合到一起，并且與任意方面相結合。其它優(yōu)點對于本領域普通技術人員是顯而易見的，尤其相對于其它現有技術。在不脫離本發(fā)明權利要求范圍的情況下可以進行各種改變和修改。因此，應該清楚地理解，本發(fā)明的形式僅是說明性的，并非意欲限制本發(fā)明的范圍。


現在將參考附圖作為示例描述如何實施本發(fā)明，其中圖1示出了具有傳統(tǒng)結構的器件的剖面圖。
圖2A示出了根據本發(fā)明第一實施例的、具有在發(fā)射極和絕緣層之間延伸的基極增強區(qū)的剖面圖。
圖2B示出了集成有據本發(fā)明的器件的P-LDMOST和PMOST的剖面圖。
圖2C示出了根據本發(fā)明第二實施例的器件的剖面圖。
圖2D示出了集成有據本發(fā)明器件的N-LDMOST和NMOST。
圖2E示出了根據替代第二實施例的、適合于更高集電極-發(fā)射極電壓(VCE)的器件的剖面圖。
圖3和圖4示出了圖1的現有技術器件性能的曲線。
圖5和圖6示出了本發(fā)明第一實施例的性能曲線；以及圖7和圖8示出了本發(fā)明第二實施例的性能曲線。
具體實施例方式
現在將參考具體實施例和一定的附圖描述本發(fā)明，但是本發(fā)明不局限于此，而是由權利要求來限制。不應該將權利要求中的任意參考符號解釋為限制本發(fā)明的范圍。所述的附圖僅是示意性的并且是非限制性的。在附圖中，為了說明性的目的，可對一些元件的尺寸進行放大，并且沒有按比例進行繪制。
將說明書和權利要求中的術語第一、第二、第三等用于在類似的元件之間進行區(qū)分，并且不需要描述連續(xù)的或時間的順序。應該理解的是這樣使用的術語在適當的環(huán)境下是可交換的，并且這里描述的本發(fā)明實施例能夠按照除了這里所述的和所說明的之外的其它順序操作。
另外，將描述和權利要求中的術語頂部、底部、上方、下方等用于描述性目的，并且不需要描述相對位置。應該理解的是這樣使用的術語在適當環(huán)境下是可交換的，并且這里描述的本發(fā)明實施例能夠按照除了這里所述的或所說明的之外的其它取向操作。
此外，應該注意的是不應該將在權利要求中使用的術語“包括”解釋為限于其后所列舉的裝置，術語“包括”并不排除其它元件或步驟。因此，應該將術語“包括”解釋為指定如所參考所聲明的特征、整體(integers)、步驟或部件的存在，但是不排除存在或添加一個或更多其它特征、整體、步驟或部件、或其組合。因此，不應該將表達式“設備包括裝置A和B”的范圍局限于僅由部件A和B組成的設備。這意味著相對于本發(fā)明，該設備唯一有關的部件是A和B。在提及單數名詞時使用不定冠詞或定冠詞的情形下，這包括該名詞的復數，除非特別聲明。
作為參考，為了與本發(fā)明第一實施例進行比較，首先將參考圖1描述傳統(tǒng)結構的示例。
在圖1中示意性地示出了在薄層SOI中的現有技術PNP晶體管(這里來自飛利浦的A-BCD族)的示例。圖1示出了在掩埋氧化物層50頂部上的半導體區(qū)域中形成的集電極10(僅具有與表面接近的第一區(qū)域)、基極20、發(fā)射極30。這是在保持晶片HW形式的襯底60的頂部上順序形成的。將與基極相連的多晶硅板(poly Si-plate)65示出在絕緣體上的頂部表面上作為隔板(spacer)和場電極(field plate)。該布置通常使用用于PMOS晶體管和用于HV n型DMOS晶體管(未示出)的漂移區(qū)的輕摻雜N阱作為有源基極以便得到良好的電流增益。這給出了性能表現好、具有良好的電流增益的晶體管。然而，問題是一些特性(電流增益、集電極電流、厄利電壓(early voltage))與器件到保持晶片60(HW、掩埋氧化物下方的襯底)的電壓相關。這是因為事實上兩種晶體管作出貢獻電流流動由箭頭(1)所示通過側向基極到側向集電極的側向晶體管；電流流動由箭頭(2)所示其中集電極位置依賴于HW電壓的垂直晶體管。如果HW電勢為低(與發(fā)射極/基極相比為負，就PNP來說一般是這種情況)，建立p型反型層，在足夠的集電極電壓下作為垂直晶體管的鄰近集電極(參見如US-6563193中所述的“彎曲”，圖4)，因此使得該晶體管更加有效。淺集電極(10)將Vce電壓限制在約10V。對于更高的集電極-基極電壓級別，應該將集電極更輕地摻雜，并且一般是更深地向下延伸至掩埋氧化物(11)。這使得垂直晶體管動作更強(沒有“彎曲”(‘kink’)，而是附加電流從低Vce立即開始)。這還使得訪問基極更加困難。在一些示例中，集電極現在只圍繞基極75％以便具有對于基極的良好訪問。
例如18V的類型包括具有更輕摻雜劑濃度的深p集電極，在多晶硅板65下面延伸(圖1、圖11、10的較深部分)，在工藝中人們可以使用可用n型DMOS晶體管的p型本體。針對進而更高的電壓(例如，36V)，將硅的局部氧化(Locos)下的可用P阱用作集電極(圖2E)。在兩種情況下，向下至掩埋氧化物的深p集電極傾向于增強垂直晶體管的影響。當HW電壓低于發(fā)射極或基極電壓時，引入激活垂直晶體管的反型層。不幸地是，該操作模式是PNP晶體管的一般(高壓側)模式。
圖2A示出了本發(fā)明第一實施例的剖面圖。薄層SOI中的PNP晶體管與圖1中的類似(并且如果合適且涉及具有類似功能的元件，已經使用相應的附圖標記)，但是所述PNP晶體管配置有在具有與基極相同的n型、局部地位于發(fā)射極下面的摻雜基極增強區(qū)70。該區(qū)域具有高基極劑量(摻雜時間厚度(dope times thickness))，并且因此減小了從發(fā)射極30到絕緣層50上方的反型層的電流(2)，并且因此抑制了垂直晶體管。如果限制該區(qū)域以便不延伸至發(fā)射極區(qū)的側面、并且為了高電流增益維持正常的側向電流(1)是更好的。
存在許多方式將該新區(qū)域結合到制造工藝中。在幾個A-BCD工藝中，合適的層是針對工藝中已經存在的p型DMOS晶體管的n型本體區(qū)，具有約5至10倍于N阱劑量。共同集成的P-LDMOST(具有n型本體區(qū))和PMOST(在N阱中)的示例如圖2B所示。在制造針對PNP晶體管的基極增強區(qū)70時，可以使用N型本體注入和擴散。因此，不需要附加處理步驟的費用。
在該示例中，基極的摻雜劑濃度是約1016原子/cm3?；鶚O增強的摻雜劑濃度是約2×1013原子/cm3，導致局部地位于發(fā)射極30下方的約1017原子/cm3的n型摻雜劑濃度。發(fā)射極和絕緣體層50的底部之間的距離是約1微米。發(fā)射極和集電極之間的距離是約2微米。利用p+發(fā)射極下方的掩模對齊來應用該注入，這減小了垂直晶體管的增益，并且因此減小了如上所述的HW電壓的影響。
圖2C示出了在第二實施例中、具有發(fā)射極下方的自對齊n型區(qū)70的SOI中的側向PNP晶體管以抑制垂直電流。在分別制造該PNP晶體管的基極20和發(fā)射極30時，使用注入和擴散的自對齊n型本體100和淺p+源極130的組合，如同在圖2B的p型LDMOS 80中執(zhí)行的那樣。這帶來了發(fā)射極下方更多的摻雜劑原子(用于減小的垂直電流)以及除了發(fā)射極之外僅有較低和良好確定的份數(產生近似正常的側向電流)。沿側面方向，基極增強頂部摻雜劑濃度在該示例中是約4×1016原子/cm3。沿垂直方向，發(fā)射極下方的摻雜劑濃度是約1017原子/cm3(發(fā)射極和絕緣體層之間的距離再次是約1微米)。
對于NPN晶體管公知的是可以通過使用n型LDMOS 80的注入和擴散的p型本體100和淺n+源130的組合(參見圖2D左側)來制造這種自對齊發(fā)射極和基極；這里HW效應不是非常強。
實際上，發(fā)現在P型LDMOST中具有自對齊p+型發(fā)射極和N型本體等的PNP晶體管，如果放置在對于HV集電極可用的P阱中，在穿通(punch-through)方面具有這種良好的性能。但是在與局部P阱集電極結合時，可以減小穿通效應。因此，不存在許多垂直晶體管電流，大多數晶體管電流沿側向流動。因此，無需對于類似于飛利浦A-BCD SOI工藝中那樣的PNP晶體管設計的現有制造工藝進行主要調節(jié)，就可以實現新的基極結構。
這里，18V類型具有來自n-LDMOS本體的p型本體用于集電極(參見圖2A、圖2C)，而36V類型具有硅局部氧化(Locos)下方的局部P阱用于集電極(參見圖2E)。可以將這些實施例用在如上所述的A-BCD類型器件中、或用在其它類型的器件中。
在圖3至圖10中，示出了上述器件的電學性能。
在曲線中示出了三種器件的電流增益對HW電壓關系的效應、以及Gummel繪圖(提供Ic的對數和Ib的對數對Vbe關系)的示例圖3和圖4針對現有技術的位于具有n層(輕摻雜N阱)的SOI中的傳統(tǒng)PNP晶體管，僅在n層基極中具有淺p+發(fā)射極(圖1)，多晶硅層65(用作隔板)與基極接觸區(qū)120以及淺p+集電極連接，Vce-max是約10V。
圖5和圖6針對根據第一實施例的PNP，自對齊n型增強點放置在n型層基極中p+發(fā)射極下方(圖2A)；多晶硅隔板與基極相連，深p型本體用作集電極(11)，具有特定距離處的p+接觸，Vce-max是18V以上。
圖7和圖8針對根據第二實施例的PNP，自對齊n型增強基極和p+發(fā)射極(與p型LDMOST中類似)放置在的Locos下面作為集電極的適合P阱中。多晶硅隔板(在LOCOS上的步驟)與基極相連，P阱集電極存在于具有遠方p+接觸的Locos下面，Vce-max約是36V。
首先將討論圖3和圖4的現有技術。
圖3示出了表示電流增益如何隨集電極電流變化的線條，一條針對零HW電壓，另一條針對-15V的HW電壓。在后一種情況下增益在約20和105之間變化，而在前一種情況下增益在約20和30之間變化。這種差別對于小于10微安的集電極電流尤為顯著。
圖4示出了針對相同器件的Gummel繪圖(提供Ic的對數和Ib的對數對Vbe關系)。這示出了集電極電流和基極電流如何隨基極-發(fā)射極電壓變化(電流增益是Ic/Ib)。這里有四條線，兩條針對0HW電壓，兩條針對-15V的HW電壓?？梢钥闯鰧τ?15V的HW電壓，在基極發(fā)射極電壓的較低范圍的大部分上，集電極電流增加約2個因子或更多，這是由于HW＝-15V處(對于發(fā)射極)的附加貢獻(2)。
因此，主要在Ic特征(參見Gummel繪圖)中看到HW效應，并且所述HW效應僅對于具有n層基極的晶體管非常強。這與對于掩埋氧化物(BOX)處的耗盡區(qū)的額外垂直集電極電流有關；基極電流仍然是未改變的。如果對于發(fā)射極的Vhw不是常數而是變化為等于Vce，則該效應也導致差的厄利電壓，如同可以在PNP器件的一般(“高壓側”)使用中發(fā)生的那樣。
在根據本發(fā)明的實施例中，通過使用如圖5至圖8所示的發(fā)射極下面的基極增強區(qū)70(圖2A、圖2C和圖2E的結構)可以大大地減小這些效應。圖5和圖6示出了針對本發(fā)明第一實施例的相應曲線(圖2A)。在這種情況下，在低電流下，HW＝0V的線條更加接近HW＝15V的線條，電流增益僅從32變化到37。
類似地，對于具有自對齊n型本體/基極和p+源極/發(fā)射極層、以及具有P阱集電極和更高電壓級別的第二實施例(圖2C)，由圖7和圖8的曲線示出HW的效應較小。
結論如上所述，絕緣體上半導體器件具有絕緣體層、絕緣體層上的有源層、有源層上的集電極、發(fā)射極和基極的側向布置、以及在發(fā)射極下向絕緣體延伸的高基極劑量區(qū)以便抑制發(fā)射極下方流動的垂直電流。這減小了對于電流增益和其它性能對于襯底(保持晶片)電壓的相關性。該區(qū)域可以由與基極相同的摻雜類型形成，但是具有較強的摻雜?？梢园凑张c用作P型DMOS晶體管的本體的n型層相同的步驟在發(fā)射極下面掩模對齊地形成所述區(qū)域。或者，在發(fā)射極下面或稍微在發(fā)射極之外，可以通過自對齊n型本體層和源極形成所述區(qū)域，如同在p型LDMOS晶體管中實現的那樣。可以構想其它變體，并且所述變體在權利要求的范圍之內。
權利要求
1.一種絕緣體上半導體器件，具有絕緣體層(50)，絕緣體層上第一導電類型的有源層(40)，全部設置在有源層中的第二導電類型的集電極區(qū)(10)、第二導電類型的發(fā)射極區(qū)(30)和第一導電類型的基極區(qū)(20)，以及在有源層中從發(fā)射極區(qū)向絕緣體層延伸的第一導電類型的基極增強區(qū)(70)，所述基極增強區(qū)(70)和發(fā)射極形成pn結，由此基極增強區(qū)(70)的摻雜劑濃度高于基極區(qū)(20)的摻雜劑濃度。
2.根據權利要求1所述的器件，其中，基極增強區(qū)(70)沒有側向地延伸超過發(fā)射極區(qū)(30)的范圍。
3.根據權利要求1或2所述的器件，其中，基極增強區(qū)(70)具有比基極區(qū)(20)高5至10倍的摻雜劑濃度。
4.根據任一前述權利要求所述的器件，包括CMOS(90)和/或DMOS(80)器件。
5.根據任一前述權利要求所述的器件，其中，圖案化導電層(65)存在于有源層(40)上的絕緣層(50)上，所述圖案化的導電層在發(fā)射極區(qū)(30)周圍延伸。
6.根據任一前述權利要求所述的器件，其中，圖案化的導電層(65)與基極接觸區(qū)(120)電連接。
7.根據任一前述權利要求所述的器件，其中，基極增強區(qū)(70)具有與相等導電類型的DMOS器件(80)的本體區(qū)(100)相同的摻雜劑分布。
8.根據任一前述權利要求所述的器件，其中，基極接觸區(qū)(120)具有與互補導電類型的DMOS器件(80)的漏極(110)相同的摻雜分布。
9.根據任一前述權利要求所述的器件，其中，發(fā)射極區(qū)(30)具有與相等導電類型的DMOS器件(80)的源極(130)相同的摻雜劑分布。
10.一種用于制造絕緣體上半導體器件的方法，包括步驟形成絕緣體層(50)；在絕緣體層上形成有源層(40)；在有源層中形成集電極區(qū)(10)、發(fā)射極區(qū)(30)和基極區(qū)(20)；以及在有源層中形成從發(fā)射極區(qū)向絕緣層延伸的基極增強區(qū)(70)，所述基極增強區(qū)(70)和發(fā)射極一起形成pn結，由此基極增強區(qū)(70)的摻雜劑濃度比基極區(qū)(20)的摻雜劑濃度高。
11.根據權利要求9或10所述的方法，其中，基極增強區(qū)(70)沒有側向地延伸超過發(fā)射極區(qū)(30)的范圍。
12.根據權利要求10或11所述的方法，其中，形成基極增強區(qū)(70)的步驟包括執(zhí)行比基極區(qū)(20)的摻雜強5至10倍之間的摻雜。
13.根據權利要求10至12所述的方法，其中，使用自對齊步驟形成基極增強區(qū)。
14.根據權利要求13所述的方法，其中，將有源層(40)上圖案化的多晶硅層(65)設置在發(fā)射極周圍，在基極增強區(qū)注入離子時用作掩模。
15.根據權利要求10所述的方法，其中，通過有源層(40)中的離子注入來形成基極區(qū)(20)，所述離子注入與同時制造的MOS器件(90)或DMOS器件(80)的阱注(140，150)相同。
16.根據權利要求15所述的方法，具有與DMOS器件(80)的本體區(qū)(100)同時形成基極增強區(qū)(70)的步驟。
17.根據權利要求15或16所述的方法，其中，在與DMOS器件的源極(130)相同的步驟中形成發(fā)射極區(qū)(30)。
18.根據權利要求10所述的方法，其中，將集電極(10)放置在與基極區(qū)(20)相反導電類型的阱(150)中。
全文摘要
一種絕緣體上半導體器件，具有絕緣體層、絕緣體層上的有源層(40)、有源層上的集電極(10)、發(fā)射極(30)和基極(20)的側向布置、以及在發(fā)射極下面向絕緣體延伸的高基極劑量區(qū)(70)，以便抑制在發(fā)射極下面流過的垂直電流。該區(qū)(70)減小了電流增益和其它性能對于襯底(保持晶片)電壓的相關性。該區(qū)域可以由與基極相同的摻雜類型形成，但是具有更強的摻雜?？梢栽谂c用作P型DMOS晶體管的本體的n型層相同的步驟中通過掩模對齊來形成所述區(qū)域。
文檔編號H01L21/02GK101095235SQ200580045284
公開日2007年12月26日 申請日期2005年12月15日 優(yōu)先權日2004年12月28日
發(fā)明者阿德里安娜·W·魯迪克休澤 申請人:皇家飛利浦電子股份有限公司