半導體集成電路器件及驅動其的方法
【專利摘要】公開了一種具有用于檢測半導體器件的退化的功能的半導體集成電路器件及驅動其的方法。半導體集成電路器件包括：NMOS晶體管，電耦接到PMOS晶體管且被配置為與PMOS晶體管一起構成反相器；第一應力施加單元，電耦接到PMOS晶體管，且被配置為施加應力到PMOS晶體管；以及第二應力施加單元，電耦接到NMOS晶體管，且被配置為施加應力到NMOS晶體管。
【專利說明】半導體集成電路器件及驅動其的方法
[0001]相關申請的交叉引用
[0002]本申請要求于2015年I月30日向韓國知識產(chǎn)權局提交的申請?zhí)枮?0-2015-0015408的韓國專利申請的優(yōu)先權，其全部公開內容通過引用整體合并于此。
技術領域
[0003]本發(fā)明構思涉及一種半導體集成電路器件及驅動其的方法，更具體地，涉及包括用于檢測半導體器件的退化的功能的半導體集成電路器件及驅動其的方法。
【背景技術】
[0004]致使半導體器件退化的偏壓-溫度不穩(wěn)定(在下文中稱作BTI)特性可以降低半導體器件的壽命。
[0005]目前，為了檢測BTI特性，通過施加各種應力源到CMOS反相器電路來測量退化程度。在BTI的退化程度可以根據(jù)應力電壓、溫度或波轉換周期等而改變。在其中接收到應力的晶體管的特性(例如，閾值電壓和驅動電流Idsat等)可以改變。
[0006]眾所周知，CMOS反相器被配置為NMOS晶體管和PMOS晶體管的組合。因此，當應力施加到CMOS晶體管時，基于輸出節(jié)點(其為NMOS晶體管和PMOS晶體管的連接節(jié)點)中的電流的量來測量CMOS反相器的退化程度。
[0007]通過上述的方法僅可以呈現(xiàn)NMOS晶體管和PMOS晶體管的綜合應力，而難以測量NMOS晶體管和PMOS晶體管中的每個的退化程度。

【發(fā)明內容】

[0008]根據(jù)一個實施例，提供有半導體集成電路器件。半導體集成電路器件可以包括:NMOS晶體管，電耦接到PMOS晶體管，且被配置為與PMOS晶體管一起構成反相器。半導體集成電路器件也可以包括:第一應力施加單元，電耦接到PMOS晶體管，且被配置為施加應力到PMOS晶體管。半導體集成電路器件也可以包括:第二應力施加單元，電耦接到NMOS晶體管，且被配置為施加應力到NMOS晶體管。
[0009]根據(jù)一個實施例，提供有半導體集成電路器件。半導體集成電路器件可以包括:反相器，包括PMOS晶體管和NMOS晶體管。半導體集成電路器件也可以包括:輸入單元，被配置為將輸入信號傳送到PMOS晶體管和NMOS晶體管的柵極。半導體集成電路器件也可以包括:第一應力施加單元，電耦接在PMOS晶體管的柵極與漏極之間，且被配置為施加應力到PMOS晶體管。半導體集成電路器件也可以包括:第二應力施加單元，電耦接在NMOS晶體管的柵極與漏極之間，且被配置為施加應力到NMOS晶體管。而且，半導體集成電路器件可以包括:第一輸出端子單元，從反相器的輸出節(jié)點引出。半導體集成電路器件也可以包括:第二輸出端子單元，從PMOS晶體管的源極節(jié)點引出。此外，半導體集成電路器件也可以包括:回路形成單元，被配置為將NMOS晶體管的源極節(jié)點與第二輸出端子單元電耦接。
[0010]根據(jù)一個實施例，提供有測量包括PMOS晶體管和NMOS晶體管的反相器結構中的PMOS晶體管和NMOS晶體管中的每個的退化程度的方法。所述方法可以包括:在其中流經(jīng)NMOS晶體管的電流路徑被阻斷的情形下測量初始的流經(jīng)PMOS晶體管的第一電流路徑。所述方法也可以包括:通過對PMOS晶體管提供具有負電平的柵極-漏極電壓來施加應力到PMOS晶體管。所述方法也可以包括:測量流經(jīng)在其中接收到應力的PMOS晶體管的第一電流路徑。所述方法也可以包括:通過第一電流路徑中的變化來測量PMOS晶體管的退化程度。[0011 ] 根據(jù)一個實施例，提供有半導體集成電路器件。半導體集成電路器件可以包括:第一晶體管和第二晶體管，通過第一電源電壓或第二電源電壓來驅動，且電耦接以作為反相器來在應力施加模式中被驅動。半導體集成電路器件也可以包括:選擇切斷電路單元，選擇性地電耦接到第一晶體管和第二晶體管，且被配置為允許在測量模式中分開測量第一晶體管和第二晶體管的退化程度。
【附圖說明】
[0012]圖1是根據(jù)本發(fā)明構思的一個實施例的解釋半導體集成電路器件的構思的示意性電路圖；
[0013]圖2是圖示根據(jù)本發(fā)明構思的一個實施例的半導體集成電路器件的電路圖；
[0014]圖3是圖示圖2中的第一應力施加單元的內部電路圖；
[0015]圖4是圖示用于圖2和圖3中的電路操作的信號的時序圖；
[0016]圖5是圖示圖2中的第二應力施加單元的內部電路圖；
[0017]圖6是圖示用于圖2和圖5中的電路操作的信號的時序圖；
[0018]圖7是圖示根據(jù)本發(fā)明構思的半導體集成電路器件的電路圖；
[0019]圖8是圖示圖7中的振蕩信號發(fā)生單元的詳細電路圖；
[0020]圖9是圖示根據(jù)本發(fā)明構思的半導體集成電路器件的電路圖；
[0021]圖10是圖示根據(jù)本發(fā)明構思的半導體集成電路器件的電路圖；
[0022]圖11是圖示圖10中的半導體集成電路器件的詳細電路圖；
[0023]圖12是根據(jù)本發(fā)明構思的一個實施例的解釋施加AC輸入信號時半導體集成電路器件的操作的時序圖；
[0024]圖13是根據(jù)本發(fā)明構思的一個實施例的解釋施加DC輸入信號時半導體集成電路器件的操作的時序圖；
[0025]圖14是根據(jù)本發(fā)明構思的一個實施例的解釋半導體集成電路器件的退化測量操作的時序圖；
[0026]圖15是圖示根據(jù)本發(fā)明構思的一個實施例的測量半導體集成電路器件的PMOS晶體管的退化程度的方法的流程圖；
[0027]圖16是圖示根據(jù)本發(fā)明構思的一個實施例的測量半導體集成電路器件的NMOS晶體管的退化程度的方法的流程圖；
[0028]圖17是圖示根據(jù)本發(fā)明構思的一個實施例的存儲卡的例示的示意圖；
[0029]圖18是圖示根據(jù)本發(fā)明構思的一個實施例的電子系統(tǒng)的例示的框圖；
[0030]圖19是圖示根據(jù)本發(fā)明構思的一個實施例的數(shù)據(jù)儲存裝置的例示的框圖；
[0031]圖20是圖示根據(jù)本發(fā)明構思的一個實施例的電子裝置的例示的框圖。
【具體實施方式】
[0032]在下文中，將參照附圖來更詳細地描述各種實施例。在本文中參照為實施例(以及中間結構)的示意性圖示的橫截面圖示來描述各種實施例。同樣地，將預期到由于例如制造技術和/或容限導致的圖示的形狀的變化。因此，各種實施例不應被解釋為局限于本文中圖示的區(qū)域的特定形狀而可以包括由例如制造所導致的形狀上的偏差。在附圖中，可以為了清楚而將層與區(qū)域的長度和大小夸大。在附圖中相同的附圖標記表示相同的元件。還理解當稱一層在另一層或襯底“上”時，其可以直接在另一層或襯底上，或者也可以存在中間層。
[0033]參照為發(fā)明構思的實施例的示意性圖示的橫截面圖示和/或平面圖示來描述發(fā)明構思。然而，本發(fā)明構思的實施例不應被解釋為局限于該發(fā)明構思。盡管將示出并描述本發(fā)明構思的若干實施例，但本領域普通技術人員將理解，在不脫離本發(fā)明構思的原則和精神的情況下，可以在這些各種實施例中做出改變。
[0034]參見圖1，根據(jù)本發(fā)明構思的一個實施例的退化特性檢測裝置100可以包括:反相器，包括PMOS晶體管PM和NMOS晶體管NM ;第一開關單元SWl ;第二開關單元SW2 ;第一輸出端子單元DQ〈0> ;以及第二輸出端子單元DQ〈1>。
[0035]第一開關單元SWl可以電耦接在PMOS晶體管PM與為反相器的輸出節(jié)點的第一節(jié)點NI之間。而且，第二開關單元SW2可以電耦接在第一節(jié)點NI與NMOS晶體管匪之間。
[0036]第一輸出端子單元DQ〈0>可以從第一節(jié)點NI引出。此外，第二輸出端子單元DQ〈1>可以從與PMOS晶體管PM的源極相對應的第二節(jié)點N2引出。
[0037]退化特性檢測裝置100還可以包括:回路形成單元110，被配置為將NMOS晶體管匪的源極(在下文中被稱作第三節(jié)點N3)與第二輸出端子單元DQ〈1>電耦接。例如，回路形成單元110可以為用于將第二輸出端子DQ〈1>與NMOS晶體管匪的源極電耦接的導線。
[0038]在一個實施例中，PMOS晶體管PM和NMOS晶體管匪可以通過輸入信號IN的端子來接收應力。
[0039]當選擇性地操作第一開關單元SWl和第二開關單元SW2時，可以根據(jù)PMOS晶體管PM和NMOS晶體管匪的退化程度而在第一輸出端子單元DQ〈0>和第二輸出端子單元DQ〈1>之間選擇性地形成第一電流路徑Ppath和第二電流路徑Npath。
[0040]例如，當?shù)谝婚_關單元SWl閉合而PMOS晶體管關斷時，在第二輸出端子單元DQ〈1>與第一輸出端子DQ〈0>之間可以通過PMOS晶體管PM而形成第一電流路徑Ppath。PMOS晶體管自身的退化程度可以通過第一電流路徑Ppath中的電流量來確定。那時，第一開關單元SWl和第二開關單元SW2被設計為使得當?shù)谝浑娏髀窂絇path形成時，第一開關單元SWl閉合而第二開關單元SW2斷開。相應地，第二電流路徑Npath未形成。
[0041]當?shù)诙_關單元SW2閉合而NMOS晶體管關斷時，在第二輸出端子單元DQ〈1>與第一輸出端子單元DQ〈0>之間通過回路形成單元110和NMOS晶體管而形成第二電流路徑Npath0 NMOS晶體管自身的退化程度可以通過第二電流路徑Npath中的電流量來測量。那時，第一開關單元SWl和第二開關單元SW2被設計為使得當?shù)诙娏髀窂絅path形成時，第一開關單元SWl斷開而第二開關單元SW2閉合。結果，第一電流路徑Ppath未形成。
[0042]如上，可以在PMOS晶體管PM和NMOS晶體管匪關斷的情形下執(zhí)行對第一電流路徑Ppath或第二電流路徑Npath的測量。在第一開關單元SWl和第二開關單元SW2被選擇性地驅動、而輸入信號IN逐漸增加的情形下，電流路徑Ppath和Npath可以選擇性地形成。
[0043]參見圖2，一個實施例中的退化特性檢測裝置100還可以包括:第一應力施加單元120、第二應力施加單元130以及第三開關單元SW3和第四開關單元SW4。第三開關單元SW3可以位于第二輸出端子單元DQ〈1>與第二節(jié)點N2之間。第四開關單元SW4可以位于例如第二輸出端子單元DQ〈1>與第三節(jié)點N3之間的回路形成單元110中。
[0044]第一應力施加單元120可以電耦接在PMOS晶體管PM的柵極與漏極節(jié)點N4之間。第一應力施加單元120也可以形成應力提供條件使得PMOS晶體管PM的柵極-漏極電壓Vgd ( = VG-VD)具有負電平。
[0045]例如，如圖3中圖示的，第一應力施加單元120可以包括傳輸門TMl和NMOS晶體管 Nml 0
[0046]眾所周知，傳輸門TMl可以配置為NMOS晶體管匪I和PMOS晶體管PMl。NMOS晶體管匪I可以通過第一控制信號ro來驅動，而PMOS晶體管PMl可以通過第二控制信號PB來驅動。而且，NMOS晶體管Nml可以電耦接到傳輸門TMl，且可以響應于輸入信號IN來驅動。
[0047]將參照圖2到圖4來描述用于通過第一應力施加單元120而施加應力到PMOS晶體管PM的過程。
[0048]例如，輸入信號IN可以從高電平轉變?yōu)榈碗娖?，第一控制信號H)可以從高電平改變?yōu)榈碗娖剑约暗诙刂菩盘朠B可以從低電平改變?yōu)楦唠娖健?br>[0049]相應地，第一應力施加單元120的NMOS晶體管Nml和傳輸門TMl關斷。隨著輸入信號IN轉變?yōu)榈碗娖?，反相器的PMOS晶體管PM導通，而電源電壓VDD傳送到漏極節(jié)點N4。通過第一控制信號H)和第二控制信號PB以及輸入信號IN，第一應力施加單元120允許PMOS晶體管PM的漏極節(jié)點N4中的電勢維持為電源電壓VDD。
[0050]由于PMOS晶體管PM的柵極-漏極電壓Vmi ( = VG-VD)具有負電平，故滿足負偏壓溫度不穩(wěn)定(NBTI)條件。此外，PMOS晶體管PM自身處于接收到應力的條件。
[0051]更詳細地，在測量模式中，輸入信號IN逐漸從低電平轉變?yōu)楦唠娖健４送?，驅動第一開關單元SWl和第三開關單元SW3。因此，用于測量PMOS晶體管PM的退化程度的第一電流路徑Ppath產(chǎn)生。例如，當PMOS晶體管PM未退化時，在輸入信號IN具有高電平的情形下不能形成第一電流路徑Ppath。然而，當PMOS晶體管PM通過退化模式而退化時，由于盡管PMOS晶體管被輸入信號IN關斷但在PMOS晶體管PM中仍產(chǎn)生泄漏電流，故第一電流路徑Ppath可以形成。PMOS晶體管PM自身的退化程度可以通過測量的通過第一電流路徑Ppath的電流量來測量。
[0052]第二應力施加單元130可以電耦接在NMOS晶體管匪的柵極與漏極節(jié)點N5之間。第二應力施加單元130可以形成NMOS晶體管匪的應力提供條件使得NMOS晶體管匪的柵極-漏極電壓Vm ( = VG-VD)可以具有正電平。
[0053]參見圖5，第二應力施加單元130可以包括傳輸門TM2和PMOS晶體管Pml。
[0054]構成傳輸門TM2的NMOS晶體管匪2可以通過第三控制信號ND來驅動。而且，構成傳輸門TM2的PMOS晶體管可以通過第四控制信號NB來驅動。PMOS晶體管Pml可以電耦接到傳輸門TM2，且可以響應于輸入信號IN來驅動。也圖示了傳輸門TM2。
[0055]以下將參照圖6來描述從第二應力施加單元130施加應力到構成反相器的NMOS晶體管匪的過程。
[0056]例如，輸入信號IN可以從低電平轉變?yōu)楦唠娖剑谌刂菩盘朜D可以從低電平變化為高電平，以及第四控制信號NB可以從高電平變化為低電平。
[0057]第二應力施加單元130的PMOS晶體管Pml關斷而傳輸門TM2導通。因此，NMOS晶體管NM的漏極節(jié)點N5的電壓可以取決于第一節(jié)點NI的電平。如果在施加應力到NMOS晶體管的過程之前反相器的輸出電平為低電平，則NMOS晶體管匪的漏極節(jié)點N5的電壓可以為低電平。由于在測量模式期間具有閾值電壓或更高OVt)的高電平的輸入信號IN被輸入作為NMOS晶體管NM的柵極電壓，故NMOS晶體管NM的柵極-漏極電壓Vm (VG-VD)變?yōu)檎娖?。相應地，PMOS晶體管PM自身處于接收應力的條件。
[0058]更詳細地，在測量模式中，輸入信號IN逐漸從低電平轉變?yōu)楦唠娖?。而且，驅動第二開關單元SW2和第四開關單元SW4。用于測量NMOS晶體管匪的退化程度的第二電流路徑Npath形成。例如，當NMOS晶體管匪未退化時，在輸入信號IN具有低電平的情形下第二電流路徑Npath不能形成。然而，當NMOS晶體管匪通過退化模式而退化時，由于在NMOS晶體管匪中產(chǎn)生泄漏電流，故盡管輸入信號IN具有低電平但第二電流路徑Npath仍可以形成。NMOS晶體管匪自身的退化程度可以通過測量的通過第二電流路徑Npath的電流量來測量。
[0059]參見圖7，退化特性檢測裝置100還可以包括:振蕩信號發(fā)生單元200，被配置為產(chǎn)生AC信號作為輸入信號IN。振蕩信號發(fā)生單元200可以是如圖8中示出的包括多個反相器鏈IVl到IVn的環(huán)形振蕩器延遲器(ROD)。而且，振蕩信號發(fā)生單元200還可以包括被輸入使能信號TROD的NAND門ND。ROD可以根據(jù)對應的半導體器件的制造工藝條件、操作電壓以及通過操作溫度來確定的周期(或頻率)來產(chǎn)生振蕩信號。
[0060]參見圖9，退化特性檢測裝置100還可以包括:內部電壓發(fā)生單元300，被配置為產(chǎn)生內部電壓VREFI作為輸入信號IN。在一個實施例中內部電壓發(fā)生單元300可以包括被配置為接收外部電壓并產(chǎn)生合適的內部電壓的任意電壓發(fā)生單元。
[0061]參見圖10，退化特性檢測裝置100還可以包括:AC輸入信號發(fā)生單元200a、DC輸入信號發(fā)生單元300a和輸入信號選擇單元400。
[0062]輸入信號選擇單元400可以選擇通過AC輸入信號發(fā)生單元200a和DC輸入信號發(fā)生單元300a產(chǎn)生的輸入信號中的任意一個。而且，輸入信號中的任意一個可以被提供為退化特性檢測裝置100的輸入信號。而且，反相器的輸入信號可以是AC輸入信號和/或DC
輸入信號。
[0063]這里，AC輸入信號發(fā)生單元200a可以是如圖7和圖8中圖示的振蕩信號發(fā)生單元200。此外，DC輸入信號發(fā)生單元300a可以對應于如圖9中圖示的內部電壓發(fā)生單元300。
[0064]參見圖11，描述圖示圖10中圖示的退化特性檢測裝置100的詳細電路圖。
[0065]在圖11中，根據(jù)一個實施例的退化特性檢測裝置100可以包括:AC輸入信號發(fā)生單元200a、DC輸入信號發(fā)生單元300a、輸入信號選擇單元400、構成用于測量目標的反相器的PMOS晶體管PM和NMOS晶體管匪、第一應力施加單元120、第二應力施加單元130、以及第一開關單元到第四開關單元SW1、Sff2, SW3和SW4。
[0066]AC輸入信號發(fā)生單元200a包括包含多個反相器鏈的ROD單元，并產(chǎn)生AC脈沖輸入信號INl。而且，可以通過AC信號發(fā)生單元200a來提供外部時鐘并將外部時鐘用作AC脈沖輸入信號INI。
[0067]DC輸入信號發(fā)生單元300a產(chǎn)生DC輸入信號IN2。
[0068]輸入信號選擇單元400可以包括第一選擇器到第四選擇器410、420、430和440。第一選擇器到第四選擇器410、420、430到440中的每個可以包括傳輸門。
[0069]例如，當AC輸入信號發(fā)生單元200a的AC脈沖輸入信號INl被選擇時，如圖12中所圖示的，通過 TM_P0B、TM_P0D、TM_P1D、TM_P1B、TM_N2B、TM_N2D、TM_N3D 和 TM_N3B 而第一選擇器410和第三選擇器430可以被驅動而第二選擇器420和第四選擇器440可以不被驅動。因此，可以將AC脈沖輸入信號INl提供給反相器PM和匪以及第一應力施加單元120和第二應力施加單元130。
[0070]當DC輸入信號發(fā)生單元300a的DC輸入信號IN2被選擇時，如圖13中所圖示的，通過 TM_P0B、TM_P0D、TM_P1D、TM_P1B、TM_N2B、TM_N2D、TM_N3D 和 TM_N3B 而第一選擇器 410和第三選擇器430可以不被驅動而第二選擇器和第四選擇器可以被驅動。因此，可以將DC輸入信號IN2提供給反相器PM和匪以及第一應力施加單元120和第二應力施加單元130。第一應力施加單元120可以包括第一傳輸門TMl和NMOS晶體管Nml。第一傳輸門TMl電耦接在構成反相器的PMOS晶體管PM的漏極節(jié)點N4與NMOS晶體管Nml之間，且通過第一控制信號H)和第二控制信號PB來驅動。NMOS晶體管Nml電耦接在第一傳輸門TMl與接地端子VSS之間，且響應于被選輸入信號來驅動。
[0071]第二應力施加單元130可以包括PMOS晶體管Pml和第二傳輸門TM2。PMOS晶體管Pml電耦接在電源電壓端子VDD與第二傳輸門TM2之間，且響應于被選輸入信號來驅動。第二傳輸門TM2可以電耦接在PMOS晶體管Pml與構成反相器的NMOS晶體管NM的漏極節(jié)點N5之間。第二傳輸門TM2可以通過第三控制信號ND和第四控制信號NB來驅動。
[0072]第一開關單元SWl可以以傳輸門TM3的形式來配置。第一開關單元SWl可以通過第一控制信號H)和第二控制信號PM來驅動。第一開關單元SWl可以設計為相對于第一傳輸門TMl而相反地被驅動。
[0073]第二開關單元SW2也可以以傳輸門TM4的形式來配置。第二開關單元SW2可以通過第三控制信號ND和第四控制信號NB來驅動。第二開關單元SW2可以設計為相對于第二傳輸門TM2而相反地被驅動。
[0074]第三開關單元SW3和第四開關單元SW4也可以由傳輸門來配置。第三開關單元SW3和第四開關單元SW4可以被設計為在電流測量模式中通過控制信號TM_P4D、TM_P4B、TM_N5D 和 TM_N5B 來驅動。
[0075]附圖標記Rl和R2表不反相器的降壓電阻器。而且，附圖標記1?_和R_表不電耦接到第一輸出端子單元DQ〈0>和第二輸出端子單元DQ〈1>的靜電放電(ESD)電阻器。
[0076]參見圖11和圖12，將描述在其中AC脈沖輸入信號INl (IROD, ICLK)輸入到反相器PM和匪以及第一應力施加單元120和第二應力施加單元130的情形。
[0077]AC脈沖輸入信號INI (IR0D，ICLK)可以根據(jù)TROD信號的使能而以切換信號(toggle signal)形式產(chǎn)生。
[0078]隨著輸入信號選擇單元400的第一選擇器410和第三選擇器430被選擇性地驅動，反相的AC脈沖輸入信號/INl被輸入到構成反相器的PMOS晶體管PM以及第一應力施加單元120。此外，AC輸入脈沖信號INl被輸入到構成反相器的NMOS晶體管匪以及第二應力施加單元130。
[0079]當反相的AC脈沖輸入信號/INl具有低電平時，PMOS晶體管PM的柵極-漏極電壓Vm具有負電平，且反相器的PMOS晶體管PM自身處于接收到應力的條件下。附圖標記stl指示施加應力到反相器的PMOS晶體管PM的路徑。
[0080]在被輸入AC脈沖輸入信號INl的NMOS晶體管匪和第二應力施加單元130中，在AC脈沖輸入信號INl處于高電平的情形中NMOS晶體管匪的柵極-漏極電壓Vm具有正電平。此外，反相器的NMOS晶體管匪自身處于接收應力的條件下。附圖標記st2指示施加應力到反相器的NMOS晶體管匪的路徑。也圖示了控制信號TMR0D。
[0081]參見圖11和圖13，將描述在其中DC輸入信號IN2 (VREFI)被輸入到反相器PM和匪以及第一應力施加單元120和第二應力施加單元130的情形。
[0082]隨著輸入信號選擇單元400的第二選擇器420和第四選擇器440被選擇性地驅動，DC輸入信號IN2 (VREFI)被輸入到構成反相器的PMOS晶體管PM和NMOS晶體管匪以及第一應力施加單元120和第二施加單元130。
[0083]DC輸入信號IN2 (VREFI)具有電壓逐漸增加的形式。而且，在DC輸入信號IN2 (VREFI)輸入時AC脈沖輸入信號INl不產(chǎn)生。
[0084]例如，當DC輸入信號IN2 (VREFI)具有低于閾值電壓Vth的電平時，由于根據(jù)第一應力施加單元120以及DC輸入信號IN2 (VREFI)的電平而反相器的PMOS晶體管PM的柵極電平比反相器的PMOS晶體管PM的漏極電平小，故滿足PMOS晶體管PM的應力施加條件。
[0085]當DC輸入信號IN2 (VREFI)具有閾值電壓的電平或高于閾值電壓的電平時，由于根據(jù)第二應力施加單元和DC輸入信號電平而反相器的NMOS晶體管匪的漏極電平變得比反相器的NMOS晶體管NM的柵極電平小，故滿足構成反相器的NMOS晶體管NM的應力施加條件。
[0086]將參照圖11和圖14來描述退化測量模式。
[0087]在退化測量模式中可以設計為提供DC輸入信號IN2(VREFI)而非AC輸入信號INI (IR0D或ICLK)作為輸入信號。相應地，可以產(chǎn)生控制信號使得輸入選擇單元400的第二選擇器420和第四選擇器440被驅動。這里，DC輸入信號IN2 (VREFI)從低電平逐漸增加到高電平。
[0088]在退化測量模式中，第一控制信號到第四控制信號PD、PB、ND和NB的電平可以改變使得第一應力施加單元120的第一傳輸門TMl和第二應力施加單元130的第二傳輸門TM2關斷。此外，第一開關單元SWl和第二開關單元SW2導通。
[0089]然后，控制控制信號TM_P4D、TM_P4B、TM_N5D和TM_N5B使得第三開關單元SW3導通而第四開關單元SW4關斷。相應地，在第一輸出端子單元DQ〈0>與第二輸出端子單元DQ〈1>之間形成第一電流路徑Ppath。此外，構成反相器的PMOS晶體管PM自身的退化程度可以通過第一電流路徑Ppath中的電流量來確定。
[0090]控制控制信號TM_P4D、TM_P4B、TM_N5D和TM_N5B使得第三開關單元SW3關斷而第四開關單元SW4導通。因此，通過回路形成單元110而在第一輸出端子單元DQ〈0>與第二輸出端子單元DQ〈1>之間形成第二電流路徑Npath。而且，構成反相器的NMOS晶體管匪自身的退化程度可以通過第二電流路徑Npath中的電流量來確定。也圖示了第一路徑信息和第二路徑信息。
[0091]參見圖15，將描述確定PMOS晶體管的退化的方法。
[0092]首先，僅第一開關單元SWl和第三開關單元SW3導通，并測量初始的第一電流路徑Ppathl中的電流量(SI)。當PMOS晶體管PM未被驅動時，初始的第一電流路徑Ppathl不能形成，而初始的第一電流路徑Ppathl中的電流量變?yōu)镺 (零)。當PMOS晶體管PM被驅動時，初始的第一電流路徑Ppathl可以具有特定電流值。
[0093]然后，通過輸入信號以及第一控制信號PB和第二控制信號ro中的電平的控制來驅動第一應力施加單元120。根據(jù)第一應力施加單元120和輸入信號而個體應力被施加到構成反相器的PMOS晶體管PM(S2)。
[0094]在與操作SI中相同的條件下再次測量第一電流路徑Ppath2中的電流量(S3)。由于在操作S3中的第一電流路徑Ppath2形成為穿過在其中接收到應力的PMOS晶體管PM，故第一電流路徑Ppath2中的電流值可以不同于初始的第一電流路徑Ppathl中的電流值。
[0095]然后，通過初始的第一電流路徑Ppathl與第一電流路徑Ppath2之間的電流量的比較來測量PMOS晶體管PM中的電流變化(S4)。例如，當PMOS晶體管PM退化時，第一電流路徑Ppath2中的電流量相對大于初始的第一電流路徑Ppathl中的電流量。
[0096]通過電流變化來確定PMOS晶體管PM的根據(jù)應力效應的退化程度(S5)。
[0097]參見圖16，將詳細地描述確定NMOS晶體管的退化的方法。
[0098]首先，僅第二開關單元SW2和第四開關單元SW4導通。此外，測量初始的第二電流路徑Npathl中的電流量(Sll)。當NMOS晶體管匪未被驅動時，初始的第二電流路徑Npathl不能形成，從而初始的第二電流路徑Npathl中的電流量變?yōu)镺。當NMOS晶體管NM被驅動時，初始的第二電流路徑Npathl可以具有特定電流值。
[0099]通過輸入信號以及第三控制信號NB和第四控制信號ND的電平的控制來驅動第二應力施加單元130。個體應力被施加到構成反相器的NMOS晶體管NM(S12)。
[0100]在與操作Sll中相同的條件下再次測量第二電流路徑Npath2(S13)。由于操作S13中的第二電流路徑Npath2形成為穿過在其中接收到應力的NMOS晶體管匪，故第二電流路徑Npath2中的電流量可以不同于初始的第二電流路徑Npathl中的電流量。
[0101]然后，通過初始的第二電流路徑Npathl與第二電流路徑Npath2之間的電流量的比較來測量NMOS晶體管匪中的電流變化(S14)。例如，當應力使NMOS晶體管匪退化時，第二電流路徑Npath2中的電流量相對大于初始的第二電流路徑Npathl中的電流量。
[0102]通過電流變化來確定NMOS晶體管匪中的根據(jù)應力效應的退化程度(S15)。
[0103]根據(jù)以上描述的實施例，分別在反相器的PMOS晶體管和NMOS晶體管中提供應力施加單元。而且，輸出端子單元被布置為產(chǎn)生PMOS晶體管電流路徑和NMOS晶體管電流路徑。
[0104]相應地，可以在裸芯片上測量PMOS晶體管和NMOS晶體管的根據(jù)AC偏置或DC偏置的個體退化程度。
[0105]參見圖17，描述圖示具有根據(jù)本發(fā)明的各種實施例的半導體集成電路器件的存儲卡的例示的示意圖。
[0106]在圖17中，可以提供包括控制器4110、存儲器4120和接口件4130的存儲卡系統(tǒng)4100?？刂破?110和存儲器4120可以被配置為交換命令和/或數(shù)據(jù)。例如，存儲器4120可以被用來儲存要由控制器4110執(zhí)行的命令和/或用戶數(shù)據(jù)。
[0107]存儲卡系統(tǒng)4100可以將數(shù)據(jù)儲存在存儲器4120中或將數(shù)據(jù)從存儲器4120輸出到外部。存儲器4120可以包括根據(jù)以上描述的實施例中的任意一個的半導體集成電路器件。
[0108]接口件4130可以運行來從外部輸入數(shù)據(jù)以及將數(shù)據(jù)輸出到外部。存儲卡系統(tǒng)4100可以是多媒體卡(MMC)、安全數(shù)字卡(SD)或便攜式數(shù)據(jù)儲存設備。
[0109]參見圖18，描述具有根據(jù)本發(fā)明的各種實施例的半導體集成電路器件的電子裝置的例示的框圖。
[0110]在圖18中，可以提供包括處理器4210、存儲器4220和輸入/輸出(I/O)設備4230的電子裝置。處理器4210、存儲器4220和I/O設備4230可以通過總線4246來被電耦接。
[0111]存儲器4220可以從處理器4210接收控制信號。存儲器4220可以儲存用于處理器4210的操作的編碼和數(shù)據(jù)。存儲器4220可以被用來儲存要通過總線4246來訪問的數(shù)據(jù)。
[0112]存儲器4220可以包括根據(jù)以上描述的實施例中的任意一個的半導體集成電路器件。為了具體實現(xiàn)及變形，可以提供另外的電路和控制信號。
[0113]電子裝置4200可以構成需要存儲器4220的各種電子控制裝置。例如，電子裝置4200可以被用在計算機系統(tǒng)或無線通信設備(諸如個人數(shù)字助手(PDA)、手提電腦、便攜式計算機、網(wǎng)絡板、蜂窩電話、便攜式電話、數(shù)字音樂播放器、MP3播放器、導航儀、固態(tài)盤(SSD)、家用電器或能夠在無線環(huán)境下傳送和接收信息的任意設備)中。
[0114]以下將參照圖19和圖20來對電子裝置4200的具體實現(xiàn)和變型示例進行描述。
[0115]參見圖19，描述具有根據(jù)本發(fā)明的各種實施例的半導體集成電路器件的數(shù)據(jù)儲存裝置的例示的框圖。
[0116]在圖19中，可以提供諸如固態(tài)盤(SSD)的數(shù)據(jù)儲存裝置4311。SSD 4311可以包括:接口 4313、控制器4315、非易失性存儲器4318和緩沖存儲器4319。
[0117]SSD 4311是使用半導體器件來儲存信息的裝置。SSD 4311更快、具有更低的機械延遲或故障率。SSD 4311也比硬盤驅動器(HDD)產(chǎn)生更少的熱量和噪音。而且，SSD4311可以比HDD更小且更輕。SSD 4311可以廣泛使用在手提電腦、上網(wǎng)本、臺式電腦、MP3播放器或便攜式儲存設備中。
[0118]控制器4315可以相鄰于接口 4313而形成，且可以電耦接到接口 4313?？刂破?315可以是包括存儲控制器和緩沖控制器的微處理器。非易失性存儲器4318可以相鄰于控制器4315而形成，且可以經(jīng)由連接端子T來電耦接到控制器4315。SSD 4311的數(shù)據(jù)儲存容量可以對應于非易失性存儲器4318。緩沖存儲器4319可以相鄰于控制器4315而形成，且可以電耦接到控制器4315。
[0119]接口 4313可以電耦接到主機4302。接口 4313可以運行以將諸如數(shù)據(jù)的電信號傳送到主機4302或從主機4302接收諸如數(shù)據(jù)的電信號。例如，接口 4313可以是使用與SATA, IDE、SCSI和/或其組合相同的標準的設備。非易失性存儲器4318可以經(jīng)由控制器4315來電耦接到接口 4313。
[0120]非易失性存儲器4318可以運行以通過接口 4313來儲存接收的數(shù)據(jù)。
[0121]非易失性存儲器4318可以包括根據(jù)以上描述的實施例中的任意一個的半導體集成電路器件。非易失性存儲器4318具有如下特性，S卩，即便當供應到SSD 4311的電源被中斷，儲存在非易失性存儲器4318中的數(shù)據(jù)仍被保持。
[0122]緩沖存儲器4319可以包括易失性存儲器。易失性存儲器可以是DRAM和/或SRAM。緩沖存儲器4319具有比非易失性存儲器4318相對更高的操作速度。
[0123]接口 4313的數(shù)據(jù)處理速度可以比非易失性存儲器4318的操作速度相對更快。緩沖存儲器4319可以運行以暫時地儲存數(shù)據(jù)。通過接口 4313接收的數(shù)據(jù)可以經(jīng)由控制器4315而暫時地儲存在緩沖存儲器4319中。然后可以遵照非易失性存儲器4318的數(shù)據(jù)記錄速度來將數(shù)據(jù)永久地儲存在非易失性存儲器4318中。
[0124]可以將儲存在非易失性存儲器4318中的數(shù)據(jù)之中的經(jīng)常使用的數(shù)據(jù)預先讀取并可以將其暫時地儲存在緩沖存儲器4319中。即，緩沖存儲器4319可以運行以增加SSD 4311的有效操作速度并減小錯誤發(fā)生率。
[0125]參見圖20，示出了圖示具有根據(jù)本發(fā)明的各種實施例的半導體集成電路器件的電子裝置的例示的系統(tǒng)框圖。
[0126]在圖20中，可以提供包括主體4410、微處理器單元4420、電源單元4430、功能單元4440和顯示控制器單元4450。
[0127]主體4410可以是由印刷電路板(PCB)形成的母版。微處理器單元4420、電源單元4430、功能單元4440和顯示控制器單元4450可以安裝在主體4410上。顯示單元4460可以置于主體4410的內部或主體4410的外部。例如，顯示單元4460可以置于主體4410的表面上。顯示單元4460可以顯示由顯示控制器單元4450處理過的圖像。
[0128]電源單元4430可以運行以從外部電池等接收電壓，將電壓劃分為期望的電壓電平并將分電壓供應到微處理器單元4420、功能單元4440、顯示控制器單元4450等。微處理器單元4420可以從電源單元4430接收電壓并控制功能單元4440和顯示單元4460。功能單元4440可以執(zhí)行電子系統(tǒng)4400的各種功能。例如，當電子系統(tǒng)4400是便攜式電話時，功能單元4440可以包括能夠通過撥號來執(zhí)行便攜式通話功能(諸如將圖像輸出到顯示單元4460或將聲音輸出到揚聲器)或與外部設備4470通信的各種部件。當照相機被安裝在一起時，功能單元4440可以充當照相機圖像處理器。
[0129]當電子系統(tǒng)4400電耦接到存儲卡等以增加容量時，功能單元4440可以是存儲卡控制器。功能單元4440可以通過有線通信單元或無線通信單元(4480)來與外部設備4470交換信號。當電子系統(tǒng)4400需要通用串行總線(USB)等以擴展其功能時，功能單元4440可以充當接口控制器。根據(jù)以上描述的實施例的半導體集成電路器件之中的任意一個半導體集成電路器件可以被應用到微處理器單元4420和功能單元4440中的至少任意一個。
[0130]本發(fā)明的以上的實施例是說明性的而非限制性的。各種替代和等價是可能的。本發(fā)明不由本文中描述的實施例來限制。本發(fā)明也不局限為任何特定類型的半導體器件。其他的添加、相減或變型明顯是鑒于本公開且意在落入所附權利要求書的范圍之內。
[0131]通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g方案。
[0132]技術方案1.一種半導體集成電路器件，包括:
[0133]NMOS晶體管，電耦接到PMOS晶體管，且被配置為與PMOS晶體管一起構成反相器；
[0134]第一應力施加單元，電耦接到PMOS晶體管，且被配置為施加應力到PMOS晶體管；以及
[0135]第二應力施加單元，電耦接到NMOS晶體管，且被配置為施加應力到NMOS晶體管。
[0136]技術方案2.如技術方案I所述的半導體集成電路器件，還包括:
[0137]第一輸出端子單元，從PMOS晶體管與NMOS晶體管的連接節(jié)點引出；
[0138]第二輸出端子單元，電耦接到PMOS晶體管的源極；以及
[0139]回路形成單元，被配置為將第二輸出端子單元與NMOS晶體管的源極電耦接，
[0140]其中，第一輸出端子單元和第二輸出端子單元以及回路形成單元被配置為測量PMOS晶體管的電流路徑值以及NMOS晶體管的電流路徑值。
[0141]技術方案3.如技術方案I所述的半導體集成電路器件，還包括:
[0142]多個開關，被配置為允許流經(jīng)PMOS晶體管的第一電流路徑和流經(jīng)NMOS晶體管的第二電流路徑分開形成。
[0143]技術方案4.如技術方案I所述的半導體集成電路器件，其中，第一應力施加單元被配置為允許PMOS晶體管的柵極-漏極電壓具有負值。
[0144]技術方案5.如技術方案4所述的半導體集成電路器件，其中，第一應力施加單元包括:
[0145]傳輸門，電耦接到PMOS晶體管的漏極，且響應于第一控制信號和第二控制信號來驅動；以及
[0146]子NMOS晶體管，電耦接到傳輸門，且被配置為響應于反相器的輸入信號來將從傳輸門傳送來的信號放電到接地端子。
[0147]技術方案6.如技術方案I所述的半導體集成電路器件，其中，第二應力施加單元被配置為允許NMOS晶體管的的柵極-漏極電壓具有正值。
[0148]技術方案7.如技術方案6所述的半導體集成電路器件，其中，第二應力施加單元包括:
[0149]子PMOS晶體管，電耦接到驅動電壓端子，且響應于反相器的輸入信號來驅動；以及
[0150]傳輸門，電耦接在NMOS晶體管的漏極與子PMOS晶體管之間，且響應于第一控制信號和第二控制信號來驅動。
[0151]技術方案8.如技術方案I所述的半導體集成電路器件，其中，反相器的輸入信號為AC輸入信號。
[0152]技術方案9.如技術方案I所述的半導體集成電路器件，其中，反相器的輸入信號為DC輸入信號。
[0153]技術方案10.如技術方案I所述的半導體集成電路器件，還包括:
[0154]AC輸入信號發(fā)生單元，被配置為提供反相器的輸入信號；
[0155]DC輸入信號發(fā)生單元，被配置為提供反相器的輸入信號；以及
[0156]選擇單元，被配置為選擇AC輸入信號發(fā)生單元和DC輸入信號發(fā)生單元中的一種。
[0157]技術方案11.一種半導體集成電路器件，包括:
[0158]反相器，包括PMOS晶體管和NMOS晶體管；
[0159]輸入單元，被配置為將輸入信號傳送到PMOS晶體管的柵極和NMOS晶體管的柵極；
[0160]第一應力施加單元，電耦接在PMOS晶體管的柵極與漏極之間，且被配置為施加應力到PMOS晶體管；
[0161]第二應力施加單元，電耦接在NMOS晶體管的柵極與漏極之間，且被配置為施加應力到NMOS晶體管；
[0162]第一輸出端子單元，從反相器的輸出節(jié)點引出；
[0163]第二輸出端子單元，從PMOS晶體管的源極節(jié)點引出；以及
[0164]回路形成單元，被配置為將NMOS晶體管的源極節(jié)點與第二輸出端子單元電耦接。
[0165]技術方案12.如技術方案11所述的半導體集成電路器件，還包括:
[0166]第一開關單元，電耦接在PMOS晶體管的漏極與反相器的輸出節(jié)點之間；
[0167]第二開關單元，電耦接在反相器的輸出節(jié)點與NMOS晶體管的漏極之間；
[0168]第三開關單元，位于第二輸出端子單元中；以及
[0169]第四開關單元，位于回路形成單元中。
[0170]技術方案13.如技術方案12所述的半導體集成電路器件，其中，當流經(jīng)PMOS晶體管的電流路徑形成時，第一開關單元和第三開關單元導通，而第二開關單元和第四開關單元關斷。
[0171]技術方案14.如技術方案12所述的半導體集成電路器件，其中，當流經(jīng)NMOS晶體管的電流路徑形成時，第一開關單元和第三開關單元關斷，而第二開關單元和第四開關單元導通。
[0172]技術方案15.如技術方案11所述的半導體集成電路器件，其中，輸入單元包括:
[0173]AC輸入信號發(fā)生單元；
[0174]DC輸入信號發(fā)生單元；以及
[0175]選擇單元，被配置為選擇AC輸入信號發(fā)生單元和DC輸入信號發(fā)生單元中的一種。
[0176]技術方案16.如技術方案11所述的半導體集成電路器件，其中，第一應力施加單元包括:
[0177]傳輸門，電耦接到PMOS晶體管的漏極，且響應于第一控制信號和第二控制信號來驅動；以及
[0178]子NMOS晶體管，電耦接到傳輸門，且被配置為響應于反相器的輸入信號來將從傳輸門傳送來的信號放電到接地端子。
[0179]技術方案17.如技術方案11所述的半導體集成電路器件，其中，第二應力施加單元包括:
[0180]子PMOS晶體管，電耦接到驅動電壓端子，且響應于反相器的輸入來驅動；以及
[0181]傳輸門，電耦接在NMOS晶體管的漏極與子PMOS晶體管之間，且響應于第一控制信號和第二控制信號來驅動。
[0182]技術方案18.—種測量包括PMOS晶體管和NMOS晶體管的反相器結構中的PMOS晶體管和NMOS晶體管中的每個的退化程度的方法，所述方法包括:
[0183]在其中流經(jīng)NMOS晶體管的電流路徑被阻斷的情形下測量流經(jīng)PMOS晶體管的初始的第一電流路徑；
[0184]通過對PMOS晶體管提供具有負電平的柵極-漏極電壓來施加應力到PMOS晶體管；
[0185]測量流經(jīng)接收到應力的PMOS晶體管的第一電流路徑；以及
[0186]通過第一電流路徑中的變化來測量PMOS晶體管的退化程度。
[0187]技術方案19.如技術方案18所述的方法，還包括:
[0188]在其中流經(jīng)PMOS晶體管的電流路徑被阻斷的情形下測量流經(jīng)NMOS晶體管的初始的第二電流路徑；
[0189]通過對NMOS晶體管提供具有正電平的柵極-漏極電壓來施加應力到NMOS晶體管；
[0190]測量流經(jīng)接收到應力的NMOS晶體管的第二電流路徑；以及
[0191]通過第二電流路徑中的變化來測量NMOS晶體管的退化程度。
[0192]技術方案20.—種半導體集成電路器件，包括:
[0193]第一晶體管和第二晶體管，通過第一電源電壓或第二電源電壓來驅動，且電耦接以在應力施加中作為反相器來被驅動；以及
[0194]選擇切斷電路單元，選擇性地電耦接到第一晶體管和第二晶體管，且被配置為允許在測量模式中分開測量第一晶體管和第二晶體管的退化程度。
[0195]技術方案21.如技術方案20所述的半導體集成電路器件，其中，選擇切斷電路單元包括:
[0196]第一開關單元，電耦接在第一晶體管的漏極與第一晶體管和第二晶體管的連接節(jié)點之間；
[0197]第二開關單元，電耦接在所述連接節(jié)點與第二晶體管的漏極之間；
[0198]第一輸出端子單元，從所述連接節(jié)點引出；
[0199]第二輸出端子單元，從第一晶體管的源極節(jié)點引出；
[0200]回路形成單元，被配置為將第二晶體管的源極與第二輸出端子單元耦接；
[0201]第三開關單元，位于第二輸出端子單元中；以及
[0202]第四開關單元，位于回路形成單元中。
[0203]技術方案22.如技術方案20所述的半導體集成電路器件，還包括:
[0204]第一應力施加單元，電耦接在第一晶體管的柵極與漏極之間，且被配置為施加應力到第一晶體管；以及
[0205]第二應力施加單元，電耦接在第二晶體管的柵極與漏極之間，且被配置為施加應力到第二晶體管。
[0206]技術方案23.如技術方案20所述的半導體集成電路器件，其中，產(chǎn)生用來測量退化程度的第一電流路徑。
[0207]技術方案24.如技術方案23所述的半導體集成電路器件，其中，產(chǎn)生用來測量另一個退化程度的第二電流路徑。
[0208]技術方案25.如技術方案24所述的半導體集成電路器件，其中，通過第二電流路徑中的電流量來測量所述另一個退化程度。
[0209]技術方案26.如技術方案24所述的半導體集成電路器件，其中，通過第一電流路徑中的電流量來測量所述退化程度。
[0210]技術方案27.如技術方案24所述的半導體集成電路器件，其中，當?shù)谝痪w管未退化時，在其中輸入信號具有高電平的情形下不形成第一電流路徑。
[0211]技術方案28.如技術方案24所述的半導體集成電路器件，其中，當?shù)诙w管未退化時，在其中輸入信號具有低電平的情形下不形成第二電流路徑。
[0212]技術方案29.如技術方案28所述的半導體集成電路器件，還包括:
[0213]內部電壓發(fā)生單元，在內部電壓發(fā)生單元中產(chǎn)生內部電壓作為輸入信號。
[0214]技術方案30.如技術方案24所述的半導體集成電路器件，其中，當?shù)谝痪w管的柵極電平比第一晶體管的漏極電平低時，滿足第一晶體管的應力施加條件。
【主權項】
1.一種半導體集成電路器件，包括: NMOS晶體管，電耦接到PMOS晶體管，且被配置為與PMOS晶體管一起構成反相器； 第一應力施加單元，電耦接到PMOS晶體管，且被配置為施加應力到PMOS晶體管；以及 第二應力施加單元，電耦接到NMOS晶體管，且被配置為施加應力到NMOS晶體管。2.如權利要求1所述的半導體集成電路器件，還包括: 第一輸出端子單元，從PMOS晶體管與NMOS晶體管的連接節(jié)點引出； 第二輸出端子單元，電耦接到PMOS晶體管的源極；以及 回路形成單元，被配置為將第二輸出端子單元與NMOS晶體管的源極電耦接， 其中，第一輸出端子單元和第二輸出端子單元以及回路形成單元被配置為測量PMOS晶體管的電流路徑值以及NMOS晶體管的電流路徑值。3.如權利要求1所述的半導體集成電路器件，還包括: 多個開關，被配置為允許流經(jīng)PMOS晶體管的第一電流路徑和流經(jīng)NMOS晶體管的第二電流路徑分開形成。4.如權利要求1所述的半導體集成電路器件，其中，第一應力施加單元被配置為允許PMOS晶體管的柵極-漏極電壓具有負值。5.如權利要求4所述的半導體集成電路器件，其中，第一應力施加單元包括: 傳輸門，電耦接到PMOS晶體管的漏極，且響應于第一控制信號和第二控制信號來驅動；以及 子NMOS晶體管，電親接到傳輸門，且被配置為響應于反相器的輸入信號來將從傳輸門傳送來的信號放電到接地端子。6.如權利要求1所述的半導體集成電路器件，其中，第二應力施加單元被配置為允許NMOS晶體管的的柵極-漏極電壓具有正值。7.如權利要求6所述的半導體集成電路器件，其中，第二應力施加單元包括: 子PMOS晶體管，電耦接到驅動電壓端子，且響應于反相器的輸入信號來驅動；以及傳輸門，電耦接在NMOS晶體管的漏極與子PMOS晶體管之間，且響應于第一控制信號和第二控制信號來驅動。8.一種半導體集成電路器件，包括: 反相器，包括PMOS晶體管和NMOS晶體管； 輸入單元，被配置為將輸入信號傳送到PMOS晶體管的柵極和NMOS晶體管的柵極；第一應力施加單元，電耦接在PMOS晶體管的柵極與漏極之間，且被配置為施加應力到PMOS晶體管； 第二應力施加單元，電耦接在NMOS晶體管的柵極與漏極之間，且被配置為施加應力到NMOS晶體管； 第一輸出端子單元，從反相器的輸出節(jié)點引出； 第二輸出端子單元，從PMOS晶體管的源極節(jié)點引出；以及 回路形成單元，被配置為將NMOS晶體管的源極節(jié)點與第二輸出端子單元電耦接。9.一種測量包括PMOS晶體管和NMOS晶體管的反相器結構中的PMOS晶體管和NMOS晶體管中的每個的退化程度的方法，所述方法包括: 在其中流經(jīng)NMOS晶體管的電流路徑被阻斷的情形下測量流經(jīng)PMOS晶體管的初始的第一電流路徑； 通過對PMOS晶體管提供具有負電平的柵極-漏極電壓來施加應力到PMOS晶體管； 測量流經(jīng)接收到應力的PMOS晶體管的第一電流路徑；以及 通過第一電流路徑中的變化來測量PMOS晶體管的退化程度。10.一種半導體集成電路器件，包括: 第一晶體管和第二晶體管，通過第一電源電壓或第二電源電壓來驅動，且電耦接以在應力施加中作為反相器來被驅動；以及 選擇切斷電路單元，選擇性地電耦接到第一晶體管和第二晶體管，且被配置為允許在測量模式中分開測量第一晶體管和第二晶體管的退化程度。
【文檔編號】G11C7/10GK105845166SQ201510627477
【公開日】2016年8月10日
【申請日】2015年9月28日
【發(fā)明人】黃正太
【申請人】愛思開海力士有限公司