一種基于FinFET器件的雙時鐘控制觸發(fā)器的制造方法
【技術(shù)領(lǐng)域】
[00011本發(fā)明涉及一種雙時鐘控制觸發(fā)器，尤其是涉及一種基于FinFET器件的雙時鐘控 制觸發(fā)器。
【背景技術(shù)】
[0002] 近幾十年來，便攜式電子設(shè)備在消費電子、醫(yī)學(xué)設(shè)備及工業(yè)儀器等領(lǐng)域的應(yīng)用日 益廣泛，集成電路作為便攜式電子設(shè)備中的核心部分得到了飛速發(fā)展。觸發(fā)器作為電子系 統(tǒng)的一種基本運算單元，被廣泛運用在大規(guī)模的集成電路設(shè)計中。如在性能要求比較高的 微處理器以及單片機系統(tǒng)中，觸發(fā)器的性能對整個系統(tǒng)性能的影響特別重要。由于電路采 用直流電源供電，電路的能量全部轉(zhuǎn)換為熱能散發(fā)出去，產(chǎn)生不可逆轉(zhuǎn)的形式變換。我們可 以通過減少開關(guān)冗余跳變、降低節(jié)點電容以及降低電源電壓的方法降低電路功耗。其中，降 低電源電壓是最常用的低功耗設(shè)計技術(shù)之一。因為電路的動態(tài)功耗與電源電壓的平方呈線 性關(guān)系，電路的靜態(tài)功耗和漏功耗與電源電壓呈線性關(guān)系。所以，降低電源電壓是降低電路 功耗的最有效手段之一。但是，若電源電壓值太小，電路的延時性能變差，電路工作速度和 電路數(shù)據(jù)通量會收到極大的抑制。
[0003] 延時、功耗和功耗延時積是體現(xiàn)觸發(fā)器性能的主要三個因素，優(yōu)化這三個因素可 以優(yōu)化觸發(fā)器的性能從而提高整體系統(tǒng)的性能，其中，功耗延時積為功耗和延時的乘積，單 位為焦耳，因此功耗延時積是能量的衡量，可以作為一個開關(guān)器件性能的度量。在功耗延時 積基本不變的情況下，面積也是制約電路一個重要因素。
[0004] FinFET管(鰭式場效晶體管，F(xiàn)in Field-Effect Transistor)是一種新的互補式 金氧半導(dǎo)體(CMOS)晶體管，具有功耗低，面積小的優(yōu)點。鑒此，設(shè)計一種在不影響電路性能 的情況下，電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的雙時鐘控制觸發(fā) 器具有重要意義。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問題是提供一種在不影響電路性能的情況下，面積、延時、 功耗和功耗延時積均較小的基于FinFET器件的雙時鐘控制觸發(fā)器。
[0006] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為:一種基于FinFET器件的雙時鐘控 制觸發(fā)器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、 第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第一 FinFET管和 所述的第三FinFET管為P型FinFET管，所述的第二FinFET管和所述的第四FinFET管為N型 FinFET管，所述的第一反相器具有輸入端和輸出端，所述的第二反相器、所述的第三反相器 和所述的第五反相器的電路結(jié)構(gòu)與所述的第一反相器的電路結(jié)構(gòu)相同，所述的第四反相器 具有輸入端、輸出端、第一時鐘信號輸入端和第二時鐘信號輸入端，所述的第六反相器的電 路結(jié)構(gòu)和所述的第四反相器的電路結(jié)構(gòu)相同；所述的第一反相器的輸入端為所述的雙時鐘 控制觸發(fā)器的時鐘信號輸入端，所述的第一反相器的輸出端、所述的第二反相器的輸入端、 所述的第二FinFET管的前柵、所述的第四反相器的第一時鐘信號輸入端、所述的第三 FinFET管的背柵和所述的第六反相器的第二時鐘信號輸入端連接，所述的第二反相器的輸 出端、所述的第一 FinFET管的前柵、所述的第四反相器的第二時鐘信號輸入端、所述的第四 FinFET管的背柵和所述的第六反相器的第一時鐘信號輸入端連接，所述的第一 FinFET管的 源極和所述的第三FinFET管的源極均接入電源，所述的第一 FinFET管的背柵和所述的第二 FinFET管的背柵連接且其連接端為所述的雙時鐘控制觸發(fā)器的信號輸入端，所述的第一 FinFET管的漏極、所述的第二FinFET管的漏極、所述的第三反相器的輸入端和所述的第四 反相器的輸出端連接，所述的第二FinFET管的源極接地，所述的第三反相器的輸出端、所述 的第四反相器的輸入端、所述的第三FinFET管的前柵和所述的第四FinFET管的前柵連接， 所述的第三FinFET管的漏極、所述的第四FinFET管的漏極、所述的第五反相器的輸入端和 所述的第六反相器的輸出端連接且其連接端為所述的雙時鐘控制觸發(fā)器的反相信號輸出 端，所述的第四FinFET管的源極接地，所述的第五反相器的輸出端和所述的第六反相器的 輸入端連接且其連接端為所述的雙時鐘控制觸發(fā)器的正相信號輸出端;所述的第一 FinFET 管和所述的第三FinFET管的鰭的數(shù)量為2,所述的第二FinFET管和所述的第四FinFET管的 鰭的數(shù)量為1。
[0007] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管為高閾值FinFET管。該電路工作在高閾值狀態(tài)，電路工作上速度稍微變慢，但是漏 功耗降低很多。
[0008] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管的閾值電壓為0.6V。該電路中第一 FinFET管、第二FinFET管、第三FinFET管和第四 FinFET管的閾值電壓取0.6V時，電路性能基本不變，且漏功耗得到了很大的減少。
[0009] 所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管為P 型FinFET管，所述的第六FinFET管為N型FinFET管;所述的第五FinFET管的源極、所述的第 五FinFET管的背柵和所述的第六FinFET管的背柵均接入電源，所述的第五FinFET管的前柵 和所述的第六FinFET管的前柵連接且其連接端為所述的第一反相器的輸入端，所述的第五 FinFET管的漏極和所述的第六FinFET管的漏極連接且其連接端為所述的第一反相器的輸 出端，所述的第六FinFET管的源極接地；所述的第四反相器包括第七FinFET管和第八 FinFET管，所述的第七FinFET管為P型FinFET管，所述的第八FinFET管為N型FinFET管;所述 的第七FinFET管的源極接入電源，所述的第七FinFET管的前柵和所述的第八FinFET管的前 柵連接且其連接端為所述的第四反相器的輸入端，所述的第七FinFET管的漏極和所述的第 八FinFET管的漏極連接且其連接端為所述的第四反相器的輸出端，所述的第八FinFET管的 源極接地，所述的第七FinFET管的背柵為所述的第四反相器的第一時鐘信號輸入端，所述 的第八FinFET管的背柵為所述的第四反相器的第二時鐘信號輸入端;所述的第五FinFET管 的鰭的數(shù)量為2,所述的第七FinFET管的鰭的數(shù)量為1或者2,所述的第六FinFET管和所述的 第八FinFET管的鰭的數(shù)量為1。該電路中第四反相器和第六反相器由時鐘控制，能夠很好的 解決電路中的短路電流問題，從而減少短路功耗。
[0010] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四 FinFET管、所述的第七FinFET管和所述的第八FinFET管為高閾值FinFET管，所述的第五 FinFET管和所述的第六FinFET管為低閾值FinFET管。該電路中N型的高閾值FinFET管具有 "與功能"，相當(dāng)于兩個同柵N型FinFET管串聯(lián)，P型的高閾值FinFET管具有"或功能"，相當(dāng)于 兩個同柵P型FinFET管串聯(lián)，減少了FinFET管的個數(shù)，兩者電路性能相同，由于減少了晶體 管的串聯(lián)情況，電路延時得到了進(jìn)一步優(yōu)化。
[0011] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四 FinFET管、所述的第七FinFET管和所述的第八FinFET管的閾值電壓均為0.6V，所述的第五 FinFET管和所述的第六FinFET管的閾值電壓均為0.1 V。該電路中閾值電壓越低，電路工作 速度越快，當(dāng)閾值電壓為〇. IV時，電路的工作速度較快，且功耗上升不明顯。
[0012] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于通過第一反相器和第二反相器構(gòu)成時鐘控制 部分，第三反相器、第四反相器、第一 FinFET管和第二FinFET管構(gòu)成主鎖存器，第五反相器、 第六反相器、第三FinFET管和第四FinFET管構(gòu)成從鎖存器;主鎖存器的工作狀態(tài)由時鐘控 制觸發(fā)器的時鐘信號輸入端輸入的時鐘信號控制，當(dāng)該時鐘信號為低電平（即0)時，第一 FinFET管和第二FinFET管工作，主鎖存器整體相當(dāng)于一個反相器，主鎖存器中的各節(jié)點電 容通過充放電進(jìn)行狀態(tài)的存儲，實現(xiàn)數(shù)據(jù)存儲，此時從鎖存器中的第三FinFET管和第四 FinFET管斷開，處于高阻抗?fàn)顟B(tài)，第三FinFET管和第四FinFET管的斷開切斷了輸出與輸入 的聯(lián)系，從鎖存器的工作狀態(tài)也由時鐘控制觸發(fā)器的時鐘信號輸入端輸入的時鐘信號控 制，當(dāng)該時鐘信號為高電平（即1)時，第一 FinFET管和第二FinFET管斷開，主鎖存器處于高 阻抗?fàn)顟B(tài)，此時從鎖存器中的第三FinFET管和第四FinFET管工作，從鎖存器整體相當(dāng)于一 個反相器，主鎖存器中存儲的數(shù)據(jù)通過從鎖存器傳送到輸出節(jié)點，實現(xiàn)數(shù)據(jù)的輸出，由此本 發(fā)明的時鐘控制觸發(fā)器具有正確的工作邏輯，并且其電路結(jié)構(gòu)簡單，采用數(shù)量較少的晶體 管來實現(xiàn)觸發(fā)器功能，并且主鎖存器和從鎖存器交替工作，由此在不影響電路性能的情況 下，電路面積、延時、功耗和功耗延時積均較小。
【附圖說明】
[0013] 圖1為采用CMOS工藝的傳統(tǒng)時鐘控制觸發(fā)器的電路圖；
[0014]圖2為本發(fā)明的基于FinFET器件的雙時鐘控制觸發(fā)器的電路圖；
[0015]圖3(a)為本發(fā)明的基于FinFET器件的雙時鐘控制觸發(fā)器的第一反相器的電路圖； [0016]圖3(b)為本發(fā)明的基于FinFET器件的時鐘控制觸發(fā)器的第一反相器的符號圖；
[0017]圖4(a)為本發(fā)明的基于FinFET器件的雙時鐘控制觸發(fā)器的第四反相器的電路圖； [0018]圖4(b)為本發(fā)明的基于FinFET器件的時鐘控制觸發(fā)器的第四反相器的符號圖； [0019]圖5為標(biāo)準(zhǔn)電壓（lv)下本發(fā)明的時鐘控制觸發(fā)器基于BSIMMG標(biāo)準(zhǔn)工藝仿真波形 圖；
[0020] 圖6為超閾值電壓(0.8v)下本發(fā)明的時鐘控制觸發(fā)器基于BSIMMG標(biāo)準(zhǔn)工藝仿真 波形圖。
【具體實施方式】
[0021] 以下結(jié)合附圖實施例對本發(fā)明作進(jìn)一步詳細(xì)描述。
[0022] 實施例一：如圖2所示，一種基于FinFET器件的雙時鐘控制觸發(fā)器，包括第一 FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相 器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一 FinFET管Ml和第 三FinFET管管，第二FinFET管M2和第四FinFET管M4為N型FinFET管，第一反 相器F1具有輸入端和輸出端，第二反相器F2、第三反相器F3和第五反相器F5的電路結(jié)構(gòu)與 第一反相器F1的電路結(jié)構(gòu)相同，第四反相器F4具有輸入端、輸出端、第一時鐘信號輸入端和