專利名稱：多厚度硅化物器件的cmos集成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體器件及其制作方法，更確切地說，是涉及到一種具有低外部電阻的改進型互補金屬-氧化物-半導(dǎo)體(CMOS)器件，及其制作方法。
背景技術(shù)：
高性能半導(dǎo)體器件的一個重要性質(zhì)是其導(dǎo)電能力。電流是反比于電阻的。傳統(tǒng)地講，增大半導(dǎo)體材料的截面、縮短電子通道長度、提高電壓、或降低半導(dǎo)體材料的電阻率，都可減小電學(xué)器件的電阻率和增大電流。
為能制作比現(xiàn)行者集成度更高的集成電路(IC)，如存儲器、邏輯電路以及其他器件，人們不得不設(shè)法進一步減小場效應(yīng)晶體管(FET)如金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)和互補金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(CMOS)的尺寸。在保持器件電學(xué)性質(zhì)的同時縮小器件的總尺寸和降低工作電壓，使器件規(guī)模更緊湊，工作性能得到改善。此外，器件的所有尺寸必須同時按比例縮小以優(yōu)化器件的電學(xué)性能。
MOSFET按比例縮小的主要挑戰(zhàn)之一是降低器件的外部電阻(Rext)，也稱為源/漏電阻。外部電阻為MOSFET器件中除溝道電阻外所有電阻值之和。外部電阻歸因于晶片的摻雜和擴散以及硅化工藝。在縮小MOSFET器件時，如果減小器件的柵長和柵氧化物厚度，且外部電阻保持不變，則將限制尺寸減小所帶來的性能收益。
在常規(guī)的MOSFET設(shè)計中，如圖1所示，在含Si襯底10上制作有柵區(qū)5。此柵區(qū)5包括位于柵介電層2上面的柵導(dǎo)體3及其上的柵硅化物4。含Si襯底10包含深源/漏區(qū)6、源/漏擴展區(qū)7、厚硅化物接觸8、以及溝道區(qū)9。源/漏擴展區(qū)7有一部分延伸至柵區(qū)5下面。電子電流流到硅化物區(qū)8的電子通道W1，是從源/漏擴展區(qū)7毗鄰溝道區(qū)9的一端開始并延伸至厚硅化物區(qū)8。減小電子通道W1的尺寸會提升器件性能。因此，希望減小源/漏擴展區(qū)7毗鄰溝道區(qū)9的一端與硅化物區(qū)之間的距離以縮短電子通道W1。
利用現(xiàn)行的MOSFET設(shè)計，電子通道W1，亦即，到達低阻厚硅化物8前電流通過源/漏擴展區(qū)7的路徑，為60nm的量級。在常規(guī)MOSFET設(shè)計中，厚硅化物8不能更靠近溝道，其原因如下首先，常規(guī)的MOSFET設(shè)計利用厚硅化物層來降低芯片設(shè)計中所用器件間的表面電阻。硅化物越厚，互連的截面越大，形成了低阻/高電流的互連。在退火工藝步驟中，在襯底的水平方向和垂直方向上形成厚硅化物，因此必須離溝道端部的擴展區(qū)邊緣和結(jié)底部的擴展區(qū)邊緣有適當(dāng)?shù)拈g隔。
例如，當(dāng)用鈷進行硅化時，5-10nm淀積的Co層將擴散至近20-40nm的深度，且也將橫向擴散。厚硅化物區(qū)可引起界面顯著的粗糙，從而導(dǎo)致薄擴展結(jié)的穿通。穿通可引起過量的結(jié)漏電。硅化物靠近溝道到何種程度而不致產(chǎn)生統(tǒng)計失效或影響產(chǎn)量的上述限制是常規(guī)MOSFET的基本集成約束。
其次，為使硅化物更靠近溝道區(qū)9，必須減小深源/漏區(qū)6與溝道區(qū)9之間的距離以減小最終的間隔寬度。減小深源/漏區(qū)6與溝道區(qū)9之間的距離，就增強了深源/漏區(qū)6與溝道區(qū)9之間的相互作用，引起短溝道效應(yīng)的增強。本技術(shù)領(lǐng)域的熟練人員都知道，短溝道效應(yīng)因柵區(qū)與源/漏區(qū)共享電荷而使閾值電壓Vt降低，引起器件控制通或斷的能力下降。
希望提供一種外部電阻最小的MOSFET。

發(fā)明內(nèi)容
本發(fā)明提供了一種具有低外部電阻的MOSFET器件及其制作方法。對于NFET器件常規(guī)的器件設(shè)計的外部電阻為200-300歐姆-微米量級。所發(fā)明的低外部電阻MOSFET比常規(guī)設(shè)計者小約10％-50％。所發(fā)明的MOSFET器件也含有低表面電阻互連。在高性能的芯片設(shè)計中，希望產(chǎn)生的低外部電阻器件為芯片中所含器件之間的互連提供低阻接觸。所發(fā)明的MOSFET器件通過使用第一和第二硅化物區(qū)實現(xiàn)了低外部電阻，其中第一硅化物區(qū)的厚度小于第二硅化物區(qū)，且緊靠器件的溝道區(qū)。第一硅化物區(qū)薄于常規(guī)的硅化物區(qū)，因而避免了常規(guī)硅化物在緊靠溝道區(qū)處要留有間隔的固有缺點。第二硅化物區(qū)的厚度大于第一硅化物區(qū)，并為芯片所含器件提供了低表面電阻互連。
此第一硅化物區(qū)可在距源/漏擴展區(qū)的溝道端約2nm-15nm的范圍內(nèi)。這比常規(guī)MOSFET設(shè)計所用的距離，約60nm量級，要近得多。第一硅化物區(qū)比源/漏擴展區(qū)有較低的電阻。源/漏擴展區(qū)含有第一硅化物，就通過源/漏擴展區(qū)與第一硅化物區(qū)的電阻之差而使本發(fā)明器件的外部電阻減小。
一般說來，本發(fā)明的方法包括以下步驟在襯底表面上制作柵區(qū)；在柵區(qū)的側(cè)壁上制作第一隔層寬度的第一隔層；在襯底中以及柵區(qū)暴露的表面上制作第一硅化物厚度的第一硅化物區(qū)；在襯底上制作寬度大于第一隔層寬度的第二隔層，其中第二隔層保護襯底中的第一硅化物區(qū)；以及在所述襯底和所述柵區(qū)表面上制作第二硅化物區(qū)，此處的第二硅化物區(qū)厚度大于第一硅化物。
本發(fā)明的一種實施方式涉及低阻n型摻雜場效應(yīng)晶體管(NFET)器件的制作方法。用元素周期表中的V族元素摻雜含Si襯底則典型地產(chǎn)生NFET器件。在制作有第一硅化物區(qū)的低阻NFET器件時，可實現(xiàn)柵區(qū)的預(yù)摻雜。在柵區(qū)預(yù)摻雜后，接著用第二注入制作源/漏擴展區(qū)。最后，用再次注入制作深源/漏區(qū)。
本發(fā)明的第二種實施方式涉及低阻p型摻雜場效應(yīng)晶體管(PFET)器件的制作方法。PFET器件典型地是用元素周期表中的III-A族元素摻雜含襯底而制作在含Si襯底中的。在制作有第一硅化物區(qū)的低阻PFET器件時，除了源/漏擴展區(qū)用一次注入和深源/漏區(qū)用第二次注入外，也可用單次注入來制作源/漏擴展區(qū)和深源/漏區(qū)。
本發(fā)明的另一方面涉及到用本發(fā)明的方法制作低阻MOSFET。一般說來，所發(fā)明的低阻MOSFET包含襯底，含有第一硅化物厚度的第一硅化物區(qū)，第一硅化物區(qū)毗鄰第二硅化物厚度的第二硅化物區(qū)，其中第二硅化物厚度大于第一硅化物厚度；襯底上的圖形柵區(qū)；毗鄰所述圖形柵區(qū)側(cè)壁的第一隔層，具有第一隔層寬度；以及毗鄰第一隔層側(cè)壁的第二隔層，所述第二隔層的第二隔層寬度大于第一隔層寬度，其中第二隔層位于所述第一硅化物區(qū)上面，并與所述第一硅化物區(qū)自對準。


圖1(用剖面圖)表示有厚硅化物區(qū)的常規(guī)MOSFET器件，厚硅化物區(qū)與溝道區(qū)相隔約60nm。
圖2(用剖面圖)表示所發(fā)明的MOSFET器件，該器件有緊靠溝道區(qū)的薄硅化物區(qū)。
圖3(a)-(h)(用剖面圖)表示本發(fā)明的一種實施方式所用的基本工藝步驟。在此說明的實施方式中，制作了薄硅化物區(qū)緊靠溝道區(qū)的NFET器件。
圖4(a)-(g)(用剖面圖)表示本發(fā)明的另一種實施方式所用的基本工藝步驟。在此說明的實施方式中，制作了薄硅化物區(qū)緊靠溝道區(qū)的PFET器件。
具體實施例方式
本發(fā)明提供了一種方法來制作低外部電阻MOSFET器件，以及用發(fā)明的方法制作MOSFET結(jié)構(gòu)，現(xiàn)在將參照本申請的附圖對其進行較詳細地描述。注意，在附圖中類似的參考數(shù)字用來描述類似的和相應(yīng)的成分。
先參見圖2，該圖描述了本發(fā)明的MOSFET器件。所發(fā)明的MOSFET器件包含有第一硅化物厚度T1的第一硅化物區(qū)11，和有第二硅化物厚度T2的第二硅化物區(qū)12，其中第二硅化物厚度T2大于第一硅化物厚度T1。所發(fā)明的MOSFET器件也包含位于襯底10上的柵區(qū)5。柵區(qū)5包括柵介電層2；在柵介電層2上面的柵導(dǎo)體3，其側(cè)壁有氧化層(未具體標出)保護；以及在柵導(dǎo)體3上面的柵硅化物4。襯底10包含深源/漏區(qū)6、源/漏擴展區(qū)7、第一硅化物區(qū)11和第二硅化物區(qū)12。具有第一隔層寬度W2的第一隔層14毗鄰柵區(qū)5。第二隔層15制作在第一硅化物區(qū)11上面，并與之自對準，且毗鄰第一隔層14，其第二隔層寬度W3大于第一隔層寬度W2。
第二硅化物區(qū)12起低阻接觸的作用，用于要求低表面電阻互連的芯片設(shè)計中。第一硅化物區(qū)11允許低阻硅化物的位置更靠近器件的溝道區(qū)9。加入第一硅化物區(qū)11可使電流到達低阻硅化物前的電子通道W4減小至約20nm以下，更優(yōu)選地為約5nm以下。
本發(fā)明的另一方面包括所發(fā)明的MOSFET器件制作方法，該器件含有第一和第二硅化物區(qū)。參見圖3(a)-(h)所示的實施方式。在本發(fā)明中，低外部電阻NFET是由加入第一硅化物區(qū)11來制作的，第一硅化物區(qū)11的厚度為約2-15nm的量級，且緊靠器件的溝道區(qū)9。
參見圖3(a)，在襯底10上用常規(guī)的方法包括淀積和光刻制作圖形柵區(qū)5。此圖形柵區(qū)5包含位于柵介電層2上面的柵導(dǎo)體3。襯底10包括，但不限于任何半導(dǎo)體材料，如常規(guī)的含Si材料、GaAs、InAs以及其他同類的半導(dǎo)體材料。含Si材料包括，但不限于Si、塊狀Si、單晶Si、多晶Si、SiGe、非晶Si、絕緣體上的硅(SOI)、絕緣體上的SiGe(SGOI)、退火的多晶Si、以及多晶Si線狀結(jié)構(gòu)。這里也考慮疊層半導(dǎo)體如Si/Ge。
制作在襯底10上的柵介電層2典型地是氧化物材料并且厚度大于.8nm，更優(yōu)選地厚度為約1.0nm-約1.2nm。柵介電層2也可由氮化物、氮氧化物或其組合構(gòu)成，可含氧化物也可不含氧化物材料。柵介電層2是用常規(guī)技術(shù)制作的，如化學(xué)汽相沉積(CVD)、原子層CVD(ALCVD)、脈沖CVD、等離子體輔助CVD、濺射、以及化學(xué)溶液淀積，或者作為選擇，用熱生長工藝，可包括氧化、氮氧化、氮化、和/或等離子體或基團處理來制作柵介電層2?？捎米鳀沤殡妼?的合適的氧化物實例包括，但不限于SiO2、Al2O3、ZrO2、HfO2、Ta2O3、TiO2、鈣鈦礦型氧化物及其組合和多層結(jié)構(gòu)。柵介電層2可為無定形的、多晶的，也可為外延型的。
柵導(dǎo)體3可包括多晶硅或合適的金屬。柵導(dǎo)體3是用常規(guī)的淀積工藝如CVD和濺射在柵介電層2上制作的。
在制作了柵介電層2和柵導(dǎo)體3后，利用常規(guī)的光刻和腐蝕技術(shù)制作圖形柵區(qū)5。具體地，向待制作圖形的表面施加光致抗蝕劑；對抗蝕劑進行圖形曝光；然后利用常規(guī)的抗蝕劑顯影劑對抗蝕劑圖形顯影。一旦完成了抗蝕劑圖形，被抗蝕劑覆蓋的部分就受到保護，而暴露的部分則用除去未保護區(qū)域的選擇腐蝕工藝來除去。在形成了圖形柵區(qū)5后，接著在圖形柵區(qū)5周圍制作保護氧化層并保護圖形柵區(qū)5。此保護氧化層是由柵區(qū)5熱氧化來生成的。
在本發(fā)明的這一階段可進行柵導(dǎo)體3的預(yù)摻雜。柵導(dǎo)體的預(yù)摻雜允許使用高擴散率的元素，它避免了注入的元素從源/漏區(qū)6擴散進入器件溝道區(qū)9而使短溝道效應(yīng)的影響增大。當(dāng)制作NFET器件時，柵導(dǎo)體3預(yù)摻磷是優(yōu)選的，因為其擴散率高，但必須只注入在柵區(qū)5的預(yù)摻雜區(qū)中，以避免在襯底10中的溝道效應(yīng)。利用預(yù)摻雜避免了向源/漏區(qū)6施加?xùn)艆^(qū)9所需的大劑量/快擴散雜質(zhì)，而致侵入溝道區(qū)9產(chǎn)生短溝道效應(yīng)。預(yù)摻雜可在制作圖形和腐蝕之前，也可在柵導(dǎo)體3腐蝕后，或在原位，在淀積柵導(dǎo)體材料期間來進行。典型的柵注入劑量范圍為約5×1015原子/cm2-約2×1016原子/cm2，最佳劑量為約8×1015原子/cm2。注入的能量基本上保持低水平，以防止注入的離子透入襯底10。如果存在保護氧化層，注入能量應(yīng)基本是高的，以允許離子透入柵導(dǎo)體3。典型的注入能量范圍為1-20keV，最佳能量為約12keV。注入的摻雜劑可為典型的III-A族或V族元素。注入能量取決于注入離子的種類，上述注入能量最適合于磷。
可用任意的遮擋掩模在注入之前來為摻有一種摻雜劑的柵導(dǎo)體預(yù)選襯底區(qū)域。可重復(fù)遮擋掩模和注入步驟來為選擇的柵導(dǎo)體摻以不同類型的摻雜劑。
參見圖3(b)，在襯底10中制作源/漏擴展區(qū)7，它部分地擴展至柵區(qū)5之下。源/漏擴展區(qū)7是用離子注入制作的，聯(lián)合使用正注入與斜注入，以在擴展區(qū)形成所需的梯度。為制作NFET器件，與磷相比，砷是優(yōu)選的，以避免在使用高擴散率注入元素時發(fā)生因源/漏區(qū)侵入溝道區(qū)而引起的短溝道效應(yīng)退降。雖然砷注入是優(yōu)選的，本發(fā)明的方法也可使用其他V族元素來制作NFET器件，這也包括磷和銻。制作源/漏擴展區(qū)7的注入能量典型地為砷，約1-5keV，優(yōu)選地為約3keV；BF2，約1-7keV，優(yōu)選地為約4keV；以及硼，約1-2keV，優(yōu)選地為約1keV。這些注入典型地是在約5×1014原子/cm2-2×1015原子/cm2量級的低濃度摻雜劑劑量下進行的，優(yōu)選地為約1×1015原子/cm2。
在注入源/漏擴展區(qū)7后，接著制作毗鄰柵區(qū)5的第一隔層14，如圖3(c)所示。第一隔層14是用熟知的常規(guī)淀積和腐蝕工藝制作的。第一隔層14的第一隔層寬度W2優(yōu)選地為約3-40nm；較優(yōu)選地為約5.0-20.0nm；更優(yōu)選地為約7.0-15.0nm；最優(yōu)選地為約10nm。第一隔層寬度W2小于第二隔層寬度W3。第一隔層14可由介電材料如氮化物構(gòu)成。第一隔層14的材料最優(yōu)選地為SiN。
參見圖3(d)，在制作第一隔層14后，接著進行更高能量的離子注入來制作深源/漏區(qū)6。此注入典型地是用約1×1015原子/cm2-5×1015原子/cm2量級的高濃度摻雜劑劑量進行的，優(yōu)選劑量為約3×1015原子/cm2。注入能量取決于注入離子的種類和襯底；亦即，SOI CMOS襯底的砷注入典型地需要約10-20keV。深源/漏區(qū)6最好是用V族摻雜劑注入來制作，優(yōu)選地為砷注入，因為砷較慢擴散入襯底。III-A族元素也可用于制作深源/漏區(qū)6的注入。
在制作深源/漏區(qū)6后，接著用激活退火來激活源/漏區(qū)和柵區(qū)，這可用常規(guī)的工藝例如，但不限于快速熱退火、爐中退火或閃光燈退火。激活退火是在850℃以上，最佳為約1000℃下進行的。本發(fā)明的這一步驟激活了摻雜劑原子，改變了注入摻雜劑的含Si材料的電導(dǎo)率。在激活退火期間制成的結(jié)構(gòu)如圖3(e)所示。
在激活退火后，接著制作所發(fā)明的第一硅化物區(qū)11，如圖3(f)所示。硅化物的制作典型地要求在含Si材料或晶片表面上淀積金屬層。金屬層可用常規(guī)工藝來制作，這包括，但不限于化學(xué)汽相沉積(CVD)、等離子體輔助CVD、高密度化學(xué)汽相沉積(HDCVD)、鍍敷、濺射、蒸發(fā)以及化學(xué)溶液淀積。制作硅化物所淀積的金屬包括Ta、Ti、W、Pt、Co、Ni、及其組合，最優(yōu)選地為Co。淀積后接著對此結(jié)構(gòu)進行退火，使用常規(guī)工藝例如，但不限于快速熱退火。在熱退火期間，淀積的金屬與Si起反應(yīng)而生成金屬硅化物。在源/漏擴展區(qū)7露出的部分淀積金屬來形成厚約2-7nm，優(yōu)選地為約2nm的金屬層。在含Si材料上淀積2nm厚的Co層生成約7nm厚的薄硅化物層11。金屬也被淀積在柵導(dǎo)體3上，并生成柵硅化物區(qū)4。
第一硅化物區(qū)11的第一硅化物厚度T1為約1-20nm，優(yōu)選地為約2.0-15nm，更優(yōu)選地為約5.0-12.0nm，最優(yōu)選地為約7.0-10.0nm。第二硅化物厚度T2大于第一硅化物厚度T1。第一硅化物區(qū)11最靠近器件溝道區(qū)9的一端與源/漏擴展區(qū)7毗鄰溝道區(qū)9的一端之間的間隔W4為約2-15nm，優(yōu)選地為約3-10nm，最優(yōu)選地為約7nm。在源/漏擴展區(qū)7中引入的低阻第一硅化物區(qū)11比以前更靠近溝道區(qū)9，因而減小了器件的外部電阻。
參見圖3(g)，在薄硅化物區(qū)上毗鄰第一隔層14制作第二隔層15。第二隔層15是用技術(shù)熟練人員熟知的常規(guī)淀積和腐蝕工藝制作的，第二隔層寬度W3為約20-90nm，優(yōu)選地為約30-70nm，更優(yōu)選地為約40-60nm，最優(yōu)選地為50nm。第二隔層寬度W3大于第一隔層寬度W2。第二隔層15可由介電材料制成，如氮化物、氧化物、氮氧化物或其組合。第二隔層15的材料最優(yōu)選地為SiN。
在制作第二隔層15后，接著制作具有第二硅化物厚度T2的第二硅化物區(qū)，如圖3(h)所示。第二硅化物區(qū)12較厚，從襯底表面起的深度T2大于第一硅化物區(qū)11。生成第二硅化物12需要在未被第一和第二隔層14、15保護的暴露硅化物區(qū)上再淀積金屬。第一硅化物區(qū)11與第二隔層15自對準，且在再淀積金屬時為第二隔層15所保護。生成第二硅化物12所淀積的金屬包括Ta、Ti、W、Pt、Co、Ni、及其組合，最優(yōu)選地為Co。第二次淀積的金屬層厚為約6-10nm。
淀積后，接著用常規(guī)工藝如，但不限于，快速熱退火在約400-850℃的溫度下，對此結(jié)構(gòu)進行退火。生成硅化物的退火工藝取決于所用的金屬，亦即，對于Co，生成單硅化物的第一溫度為約500℃，而生成雙硅化物的第二溫度為約750℃。退火后，所得第二硅化物的厚度T2為約10-40nm，優(yōu)選地為約15-35nm，較優(yōu)選地為約20-35nm，更優(yōu)選地為約20-30nm，最優(yōu)選地為20nm。所得的NFET包含第二硅化物區(qū)12和第一硅化物區(qū)11；其中第一硅化物區(qū)11降低了器件的外部電阻，而第二硅化物區(qū)12用作低阻互連。
可選地進行第二退火以使第一和第二硅化物區(qū)11、12產(chǎn)生低阻相。例如，當(dāng)使用Ti的硅化物(TiSi2)時，在約600-625℃的退火溫度下生成TiSi2的C49相，其電阻率約60-65微歐姆-厘米，而C54相在800℃或更高溫的第二退火后生成，該相具有低得多的電阻率，約10-15微歐姆-厘米。
本發(fā)明的第二種實施方式為制作低阻PFET的方法，如圖4(a)-4(g)所示。PFET的制作總體上可用與NFET類似的方式，除了將摻雜材料從V族元素改為III-A族元素以外。作為選擇，本發(fā)明第二種實施方式制作低阻PFET器件的方法是利用單次注入來制作源/漏擴展區(qū)和深源/漏區(qū)。利用單次注入制作源/漏擴展區(qū)和深源/漏區(qū)，基本上減少了注入元素侵入溝道而產(chǎn)生短溝道效應(yīng)的可能性。
參見圖4(a)-(b)，為了制作含有本發(fā)明第一硅化物11的PFET器件，對柵導(dǎo)體3注入進行預(yù)摻雜，并只進行一次注入來制作源/漏區(qū)。所有其他涉及制作PFET器件柵區(qū)5和隔層14、15的工藝步驟，都與上面討論的制作含本發(fā)明第一硅化物11的NFET器件相同或相似。
參見圖4(c)-(d)，進行單次低能量(注入能量)離子注入來制作淺源/漏擴展區(qū)20。制作源/漏區(qū)7的注入能量典型地為對于砷，約1-5keV，優(yōu)選地為約3keV；對于BF2，約1-7keV，優(yōu)選地為約4keV；對于硼，約1-2keV，優(yōu)選地為約1keV。在單次低能注入后，接著在約850℃下，優(yōu)選地在1000℃下進行激活退火，如圖4(d)所示。雖然硼是優(yōu)選的，也可用其他III族元素來制作PFET器件。
參見圖4(e)，用上述制作NFET器件的方法制作所發(fā)明的第一硅化物區(qū)11。第一硅化物區(qū)11的厚度T1為約5-15nm，且硅化物區(qū)可達到距淺源/漏擴展區(qū)20毗鄰器件溝道區(qū)9的一端約2-15nm的范圍內(nèi)，優(yōu)選地為約7nm。
參見圖4(f)-(g)，在生成第一硅化物區(qū)11后，用與上述制作NFET器件相同或相似的工藝步驟，在第一硅化物區(qū)11和第二硅化物區(qū)12上制作第二隔層15。所得的PFET器件包含第二硅化物區(qū)12和第一硅化物區(qū)11；其中第一硅化物區(qū)11降低了器件的外部電阻，而第二硅化物區(qū)12用作低阻互連。
雖然用其優(yōu)選實施方式對本發(fā)明特別作了說明和描述，本技術(shù)領(lǐng)域的熟練人員將會了解，可在形式和細節(jié)上做出上述的和其他的改變而不背離本發(fā)明的構(gòu)思與范圍。因此，本發(fā)明不完全限于所描述和說明的形式和細節(jié)，只要在所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種制作低阻MOSFET器件的方法，包括以下步驟在襯底表面上制作柵區(qū)；在所述柵區(qū)側(cè)壁上制作第一隔層寬度的第一隔層；在所述襯底和所述柵區(qū)表面上制作具有第一硅化物厚度的第一硅化物區(qū)；制作第二隔層，其第二隔層寬度大于所述襯底上的所述第一隔層寬度，其中所述第二隔層保護所述襯底中的所述第一硅化物區(qū)；以及在所述襯底中及所述柵區(qū)表面上制作第二硅化物區(qū)，其中所述第二硅化物區(qū)的厚度大于所述第一硅化物區(qū)的厚度。
2.在權(quán)利要求1的方法中，所述柵區(qū)的制作還包括對柵區(qū)的預(yù)摻雜。
3.在權(quán)利要求2的方法中，所述預(yù)摻雜包括對所述柵區(qū)離子注入III-A族或V族類型的元素。
4.在權(quán)利要求3的方法中，預(yù)摻雜包括對所述柵區(qū)離子注入磷。
5.權(quán)利要求1的方法，還包括在制成所述柵區(qū)后，制作源/漏擴展區(qū)的步驟。
6.權(quán)利要求1的方法，還包括在制作所述第一隔層后，制作深源/漏區(qū)的步驟。
7.在權(quán)利要求6的方法中，制作所述深源/漏區(qū)包括對所述襯底離子注入III-A族或V族類型的元素。
8.在權(quán)利要求1的方法中，制作所述第一硅化物區(qū)包括在所述襯底暴露的表面上淀積第一金屬層并退火。
9.在權(quán)利要求8的方法中，所述第一金屬層的厚度為約2-7nm。
10.在權(quán)利要求9的方法中，所述第一金屬層包括Ta、Ti、W、Pt、Co、Ni、或其組合。
11.在權(quán)利要求1的方法中，所述第一硅化物區(qū)制作在具有溝道區(qū)的所述襯底中，溝道區(qū)在所述柵區(qū)下面，所述硅化物區(qū)與所述溝道區(qū)之間的距離為約2-15nm。
12.在權(quán)利要求1的方法中，所述第一硅化物區(qū)制作在具有溝道區(qū)的所述襯底中，溝道區(qū)在所述柵區(qū)下面，所述硅化物區(qū)與所述溝道區(qū)之間的距離為約3-10nm。
13.一種低阻MOSFET器件包含襯底，具有第一硅化物厚度的第一硅化物區(qū)，第一硅化物區(qū)與第二硅化物厚度的第二硅化物區(qū)毗鄰，其中所述第二硅化物厚度大于所述第一硅化物厚度；在所述襯底上的圖形柵區(qū)；第一隔層，緊靠所述圖形柵區(qū)側(cè)壁且具有第一隔層寬度；以及緊靠所述第一隔層側(cè)壁的第二隔層，具有大于所述第一隔層寬度的第二隔層寬度，其中所述第二隔層位于所述第一硅化物區(qū)上面且與之自對準。
14.權(quán)利要求13的低阻MOSFET器件還包含源/漏擴展區(qū)和溝道區(qū)，所述源/漏擴展區(qū)位于所述第一硅化物區(qū)與所述溝道區(qū)之間，所述溝道區(qū)與所述源/漏擴展區(qū)之間的尺寸為約2-15nm。
15.權(quán)利要求13的低阻MOSFET器件，還包括源/漏擴展區(qū)和溝道區(qū)，其中所述源/漏擴展區(qū)位于所述第一硅化物區(qū)與所述溝道區(qū)之間，所述溝道區(qū)與所述源/漏擴展區(qū)之間的尺寸為約3-10nm。
16.權(quán)利要求13的低阻MOSFET器件，還包括源/漏擴展區(qū)和溝道區(qū)，其中所述源/漏擴展區(qū)位于所述第一硅化物區(qū)與所述溝道區(qū)之間，所述溝道區(qū)與所述源/漏擴展區(qū)之間的尺寸為約7nm。
17.在權(quán)利要求13的低阻MOSFET器件中，所述第一隔層寬度為約3-40nm。
18.在權(quán)利要求13的低阻MOSFET器件中，所述第一隔層寬度為約5-20nm。
19.在權(quán)利要求13的低阻MOSFET器件中，所述第一隔層寬度為約7-15nm。
20.在權(quán)利要求13的低阻MOSFET器件中，所述第二隔層寬度為約20-90nm。
21.在權(quán)利要求13的低阻MOSFET器件中，所述第二隔層寬度為約30-70nm。
22.在權(quán)利要求13的低阻MOSFET器件中，所述第一硅化物區(qū)的厚度約為1-20nm。
23.在權(quán)利要求13的低阻MOSFET器件中，所述第一硅化物區(qū)的厚度為約2-15nm。
24.在權(quán)利要求13的低阻MOSFET器件中，所述第一硅化物區(qū)的厚度為約5-12nm。
25.在權(quán)利要求13的低阻MOSFET器件中，所述第二硅化物區(qū)的厚度為約10-40nm。
26.在權(quán)利要求13的低阻MOSFET器件中，所述第二硅化物區(qū)的厚度為約15-35nm。
全文摘要
本發(fā)明涉及到一種低外部電阻互補金屬－氧化物－半導(dǎo)體(CMOS)器件及其制作方法。本發(fā)明的MOSFET是這樣制作的，先在襯底中及柵區(qū)上表面上制作第一硅化物區(qū)，然后制作第二硅化物區(qū)，其中第二硅化物的厚度大于第一硅化物的厚度。本發(fā)明的方法是制作緊靠器件溝道區(qū)的低阻第一硅化物，此第一硅化物的加入降低了器件的外部電阻，而第二硅化物的加入形成了低表面電阻的互連。
文檔編號H01L21/336GK1784774SQ200480002229
公開日2006年6月7日 申請日期2004年3月5日 優(yōu)先權(quán)日2003年3月28日
發(fā)明者施里什·納拉西姆哈, 帕特里夏·奧尼爾 申請人:國際商業(yè)機器公司