專利名稱：用于動態(tài)閾值電壓控制的多晶硅背柵soi mosfet的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體器件的制作，尤其是涉及到多晶硅背柵絕緣體上硅(SOI)金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)的制作方法，在此種晶體管中多晶硅背柵控制前柵器件的閾值電壓。本發(fā)明也涉及到其他元件中含有多晶硅背柵來控制器件閾值電壓的背柵SOI MOSFET器件。
背景技術(shù)：
對于低功率絕緣體上硅(SOI)CMOS器件的設(shè)計，同時降低供電電壓和閾值電壓而不損失性能，最終將達到減小恢復(fù)時間的極限，因為靜態(tài)功耗已變?yōu)榭偟墓β时磉_式中的重大部分。為了滿足在電路/系統(tǒng)運行期間的高性能和電路/系統(tǒng)閑置期間的低功耗的相反要求，需要一種動態(tài)閾值電壓控制方案。
SOI金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)有兩種工作模式1)溝道區(qū)完全耗盡，和2)溝道區(qū)部分耗盡。在常規(guī)的強全耗盡型SOI器件中，硅膜厚度一般小于或等于體器件耗盡區(qū)寬度的一半。前、后界面的表面勢彼此強耦合，而且經(jīng)過前柵介電層和氧化物埋層分別與前柵和襯底電容耦合。因此，硅膜中的電勢，因而其電荷，由前柵和襯底二者的偏置條件來確定。將襯底換成背柵，就變成雙柵器件。
全耗盡設(shè)計對于SOI器件是獨特的，因為前柵和背柵二者都控制著硅膜中的電荷。在強部分耗盡的器件中，背柵和襯底對前表面勢沒有影響。在中間區(qū)，器件正常地部分耗盡，并可施加偏壓變?yōu)槿谋M，于是，仍會發(fā)生前、后表面勢的耦合。
至今，在常規(guī)的SOI MOSFET器件中沒有合適的動態(tài)閾值電壓控制方案；因此，由于這種器件的尺寸不斷縮小，當工作在低功耗條件下，亦即，當器件閑置時，器件變得極易漏電。
鑒于上述現(xiàn)狀，不斷有需求提供一種包含動態(tài)閾值電壓控制方案的SOI MOSFET器件，它可工作在電路/系統(tǒng)運行期間以及電路/系統(tǒng)閑置期間。

發(fā)明內(nèi)容
本發(fā)明是針對包含動態(tài)閾值電壓控制方案的SOI MOSFET器件的，該方案適于高性能，亦即，電路/系統(tǒng)運行期間，以及低功耗，亦即，電路/系統(tǒng)閑置期間的應(yīng)用。具體地，本發(fā)明提供了一種SOIMOSFET器件，它含有控制前柵閾值電壓的多晶硅背柵區(qū)。也存在NMOS和PMOS背柵器件，它們可彼此與背柵獨立地轉(zhuǎn)接。對于高性能和低功耗應(yīng)用，在系統(tǒng)/電路閑置期間，閾值電壓會升高以降低靜態(tài)漏電，而在電路/系統(tǒng)運行期間，閾值電壓會降低以達到高性能。
在本發(fā)明的器件方面，提供的SOI MOSFET器件包含在氧化層上的離子注入背柵區(qū)，其中在所述離子注入背柵區(qū)表面部分之上制作有背柵氧化物；在所述背柵氧化物上的本體區(qū)；在所述本體區(qū)表面部分上的柵介電層；在所述部分柵介電層上的多晶硅柵；本發(fā)明也提供了一種上述SOI MOSFET器件的制作方法。所發(fā)明的方法利用了與常規(guī)CMOS工藝過程兼容的工藝步驟。具體地，本發(fā)明的方法包括以下步驟提供了一種在含硅層上至少包含背柵氧化物的結(jié)構(gòu)，所述含硅層為SOI晶片的一部分；制作背柵STI以及在所述背柵氧化物之上的第一多晶硅層的交替區(qū)；在背柵STI和第一多晶硅層的交替區(qū)上制作第二多晶硅層；在所述多晶硅層中離子注入背柵區(qū)；
在所述第二多晶硅層上制作氧化層；將支撐襯底晶片鍵合至所述氧化層上，并將鍵合的結(jié)構(gòu)翻過來以露出所述SOI晶片的各層；除去選擇的所述SOI晶片的各層，終止于所述含硅層；將部分所述含硅層轉(zhuǎn)換為本體區(qū)；以及在所述本體區(qū)上制作柵介電層和多晶硅柵。
在制作多晶硅柵之后也可進行附加的BEOL工藝步驟，這將在下面描述。


圖1-17以圖示來說明(通過截面視圖)本發(fā)明用于制作SOIMESFET器件的基本工藝步驟，該器件包含控制前柵閾值電壓的多晶硅背柵。
具體實施例方式
現(xiàn)在將參照附圖詳細描述本發(fā)明提供的含有多晶硅背柵來控制前柵閾值電壓的SOI MOSFET器件以及制作這種器件的方法。
先參考圖1，此圖說明了可用于本發(fā)明的一個原始SOI晶片。具體地，圖1的原始SOI晶片包含氧化物埋層12，它使含硅襯底10與含硅層14電絕緣。注意，含硅層14為SOI層，在其中可形成有源器件區(qū)。這里所用“含硅”一詞代表一種材料，其中至少含有硅。說明這種含硅材料的實例包括，但不限于Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC、以及Si/SiGeC。氧化物埋層區(qū)12可為連續(xù)的氧化物埋層區(qū)，如圖1所示，也可為不連續(xù)的，亦即，刻有圖形的氧化物埋層區(qū)(未示出)。這種不連續(xù)的氧化物埋層區(qū)是被含硅層，亦即層10和14，包圍的分立的隔離區(qū)或島。
注意，本發(fā)明此處的含硅層14是用n型或p型摻雜劑輕摻雜的。這里所用的“輕摻雜”一詞代表摻雜劑濃度為約1E14-5E15原子/cm3，摻雜劑濃度約2E15原子/cm3是更優(yōu)選的。
SOI晶片的制作可利用本技術(shù)領(lǐng)域的熟練人員所熟知的常規(guī)SIMOX(氧離子注入分隔)工藝，以及在共同受讓的美國專利申請2001/5/21提交的09/861,593號、09/861,594號、09/861,590號、09/861,596號、和2001/6/19提交的09/884,670號、以及Sadanaet al的美國專利5,930,634號中所述的各種SIMOX工藝，每個專利的全部內(nèi)容這里都引用作為參考。作為選擇，SOI晶片也可用其他常規(guī)工藝包括，例如，熱鍵合和切割工藝來制作。
除了上述技術(shù)以外，本發(fā)明所用的原始SOI晶片還可用淀積工藝以及光刻腐蝕技術(shù)(在制作圖形襯底時用)來制作。具體地，這種原始結(jié)構(gòu)可用常規(guī)的淀積或熱生長工藝，在含硅襯底表面上淀積氧化物膜；使用常規(guī)的光刻腐蝕工藝對氧化物膜選擇性地刻圖形；然后用常規(guī)的淀積工藝包括，例如，化學(xué)汽相沉積(CVD)、等離子體輔助CVD、濺射、蒸發(fā)、化學(xué)溶液淀積或Si外延生長等在氧化層表面上制作含硅層。
原始SOI晶片各層的厚度可依制作所用的工藝而變。然而，典型地，含硅層14的厚度為約100-200nm。對于氧化物埋層12，其厚度為約100-400nm。含硅襯底層，亦即，層10的厚度對本發(fā)明是無關(guān)緊要的。注意，上面提供的厚度只是示例，并不意味著限制本發(fā)明的范圍。
接著，在含硅層14表面上利用常規(guī)的熱生長工藝制作背柵氧化層16。作為選擇，背柵氧化層16的制作也可用常規(guī)的淀積工藝包括，但不限于化學(xué)汽相沉積(CVD)、等離子體輔助CVD、化學(xué)溶液淀積、濺射和蒸發(fā)。此背柵氧化層為薄氧化層，其厚度為約1-10nm。所得的結(jié)構(gòu)如圖2所示。注意，為了清楚起見，在此圖以及其他一些圖中略去了原始SOI晶片底部的含硅襯底。在直至除去底部含硅襯底10(見圖10)之前的各圖中都包含底部的含硅襯底。為了清楚起見，在圖2中所示的層14厚度大于圖1中層14的原始厚度。
然后，在多晶硅背柵氧化層16上利用常規(guī)的淀積工藝如CVD、等離子體輔助CVD、濺射、化學(xué)溶液淀積和蒸發(fā)來制作第一多晶硅層18。此第一多晶硅層18的厚度對本發(fā)明是不嚴格的，但典型的第一多晶硅層18的厚度為約25-75nm。所得的包含第一多晶硅層18的結(jié)構(gòu)如圖3所示。
圖4表示在制作了各種溝槽20后形成的結(jié)構(gòu)，溝槽20將接著用來在圖3所示的結(jié)構(gòu)中制作背柵STI(淺溝槽隔離)區(qū)22。如圖所示，溝槽被作成通過第一多晶硅層18而止于背柵氧化層16上。制作交替的溝槽和多晶硅圖形。注意，余下的毗鄰每個溝槽的多晶硅現(xiàn)在都包含下部凹進(under cut)的側(cè)壁19。注意，實際的溝槽數(shù)可超過圖中所示的數(shù)目。
圖4所示的溝槽是利用常規(guī)的光刻腐蝕工藝制作的。用于制作溝槽的光刻工藝包括以下步驟在第一多晶硅層18的水平上表面上施加光致抗蝕劑(未示出)；將光致抗蝕劑進行圖形曝光；利用常規(guī)的抗蝕劑顯影器對曝光的抗蝕劑圖形顯影。腐蝕步驟，可進行單步或多步腐蝕，包括使用各向異性干法腐蝕工藝如反應(yīng)離子刻蝕、等離子體腐蝕或離子束刻蝕等使被圖形抗蝕劑保護的多晶硅區(qū)側(cè)壁凹進。腐蝕步驟在此結(jié)構(gòu)中制成溝槽20，它隨后將被絕緣材料填充。本發(fā)明在此階段制成的溝槽20，其深度取決于第一多晶硅層18的厚度。
在制作溝槽后，用常規(guī)的抗蝕劑剝離工藝除去此結(jié)構(gòu)上的抗蝕劑，然后對此結(jié)構(gòu)進行選擇氧化，以在溝槽凹進的側(cè)壁19和底部制作薄襯層(未單獨標出)。接著，利用常規(guī)的淀積工藝如CVD或等離子體輔助CVD對溝槽(有或沒有任選的襯層)填充介電材料如TEOS(原硅酸四乙酯)，然后利用常規(guī)的平面化工藝如化學(xué)機械拋光(CMP)或研磨使此結(jié)構(gòu)平面化而止于第一多晶硅層18的上表面。在填充溝槽后，但在平面化之前，可選擇進行致密步驟。所得的結(jié)構(gòu)，現(xiàn)在包含背柵STI區(qū)22如圖5所示。
在圖5所示的平面化結(jié)構(gòu)上制作第二多晶硅層24，以提供圖6所示的結(jié)構(gòu)。第二多晶硅層可用前述制作第一多晶硅層18所用的方法之一來制作。第二多晶硅層24的厚度可以改變，但典型的第二多晶硅層24的厚度為約25-125nm。
接下來，用離子注入和退火在第一和第二多晶硅層中制作背柵區(qū)26(見圖7)。對于NMOS器件，背柵是在多晶硅層中由離子注入n型摻雜劑，更優(yōu)選地注入p型摻雜劑而成的。對于PMOS器件，是將p型或更優(yōu)選地n型摻雜劑離子注入多晶硅層。摻雜劑的濃度可隨使用p型摻雜劑還是n型摻雜劑而變。兩種類型摻雜劑的典型濃度為約5E19原子/cm3或更高。注意，本發(fā)明的這一步將NMOS和PMOS背柵自然隔開，因為在多晶硅區(qū)中可形成二極管。
離子注入(由圖7中的箭頭所示)是利用本技術(shù)領(lǐng)域的熟練人員所熟知的常規(guī)技術(shù)來實現(xiàn)的，而退火是在使摻雜劑擴散和激活摻雜區(qū)的條件下進行的。具體地，退火是在惰性氣體環(huán)境如Ar、N2或He中，在800℃或更高的溫度下進行5秒或更長的時間。在制作背柵區(qū)26后形成的結(jié)構(gòu)如圖7所示。
然后利用本技術(shù)領(lǐng)域的熟練人員所熟知的常規(guī)淀積工藝，在圖7所示的結(jié)構(gòu)上制作TEOS(原硅酸四乙酯)或其他類似的氧化物層28(見圖8)。具體地，此TEOS或其他類似的氧化物層用CVD、等離子體輔助CVD、蒸發(fā)、或化學(xué)溶液淀積等方法來制作。此氧化層的厚度可以改變，但典型的氧化層28厚度為約100nm。
然后將含硅材料的支撐襯底晶片30與圖7所示的結(jié)構(gòu)緊密接觸，使之與氧化層28的上表面鍵合。所得的鍵合結(jié)構(gòu)如圖8所示。
在一種實施方式中，本發(fā)明的鍵合步驟包括將兩個晶片在約900-1100℃的溫度下加熱約1.5-2.5小時。在本發(fā)明的一種優(yōu)選實施方式中，晶片是在約1050℃的溫度下加熱約2小時而鍵合在一起的。應(yīng)注意，利用這樣的高溫鍵合工藝，摻雜劑必須淺注入背柵區(qū)26，以避免摻雜劑從背柵區(qū)外擴散入含硅層14。
在本發(fā)明的另一種實施方式中，鍵合步驟是利用室溫鍵合工藝，這種工藝在2002/7/24提交的共同受讓美國專利申請(律師備案號YOR9-2002-0116US1(15548))中有描述，此處引入其全部內(nèi)容作為參考。“室溫鍵合工藝”一詞代表鍵合工藝是在約18-27℃的溫度下進行的，更優(yōu)選地是在約20-25℃下進行。室溫鍵合工藝典型地在惰性環(huán)境如He、N2和Ar中進行，且可對此結(jié)構(gòu)施加外力以有助于鍵合工藝過程。
然后將圖8所示的鍵合結(jié)構(gòu)翻過來如圖9所示，這樣就使支撐襯底晶片成為鍵合結(jié)構(gòu)的最下部。注意，含硅襯底10(未示出)現(xiàn)在則成了鍵合結(jié)構(gòu)的最上部。
然后除去含硅襯底10和氧化物埋層12，其后用反復(fù)氧化和HF腐蝕來減薄含硅層14，得到如圖10所示的結(jié)構(gòu)。在所得的結(jié)構(gòu)中，含硅層14現(xiàn)在是此結(jié)構(gòu)的最上層。除去含硅襯底和氧化物埋層在本發(fā)明中是利用當前熟知的常規(guī)工藝來實現(xiàn)的。例如，含硅襯底10和氧化物埋層12可利用單拋光步驟如CMP或研磨來除去，或可代之以對不同的層使用不同的、獨自分開的清除工藝步驟。在這里使用不同的、獨自分開的清除工藝是優(yōu)選的，因為這提供了更多的選擇，并保證清除過程終止于含硅層14。
在本發(fā)明使用不同的、分開的清除工藝時，利用CMP工藝先除去含硅襯底10，停止在氧化物埋層12處，因為與氧化物相比，這種工藝對除去含硅材料有高選擇性。接著，可選擇性地進行氧化過程以保證在鍵合的晶片露出的表面上只留下氧化物。在除去含硅襯底10和選擇性地進行氧化步驟后，使用對除去氧化物比含硅材料有高選擇性的常規(guī)化學(xué)濕法腐蝕工藝。例如，在本發(fā)明中可使用HF腐蝕工藝來從鍵合的結(jié)構(gòu)除去氧化物埋層12。注意，各種去除工藝都使含硅層14露出。
圖11表示在含硅層14露出的表面上制作犧牲氧化層38和氮化物層40后所得的結(jié)構(gòu)。犧牲氧化層38可用熱氧化工藝來制作，也可代之以常規(guī)的淀積工藝如CVD或等離子體輔助CVD。此犧牲氧化層的厚度對于本發(fā)明是不嚴格的，但典型地，其厚度為約3-10nm。
氮化物層40用常規(guī)的淀積工藝如CVD或等離子體輔助CVD制作在犧牲氧化層38上。氮化物層40的厚度對于本發(fā)明也是不嚴格的，但其典型厚度為約30-80nm。
接下來，在圖11所示的結(jié)構(gòu)中，利用前面制作背柵STI區(qū)所用的技術(shù)來制作上溝道隔離區(qū)42。所得的包含上溝道隔離區(qū)42的結(jié)構(gòu)如圖12所示。注意，上溝道隔離區(qū)被制作成穿過氮化物層40、犧牲氧化層38、含硅層14以及部分背柵區(qū)26。在制作上溝道隔離區(qū)后，利用濕法腐蝕工藝如熱磷酸，由此結(jié)構(gòu)中除去氮化物層40。注意，可使用計時的HF腐蝕工藝以保證上溝道隔離區(qū)42與犧牲氧化層保持同一平面。
圖12也表示了注入含硅層14的離子44。離子44注入的區(qū)域變?yōu)槠骷谋倔w區(qū)46。使用了標準注入條件的掩蔽離子注入工藝來制作本體區(qū)46。在本體注入后，在惰性環(huán)境中進行常規(guī)的退火以激活本體區(qū)。雖然在本發(fā)明中激活本體區(qū)時可使用各種退火溫度和時間，在Ar中約1000℃的溫度下退火約5秒鐘是優(yōu)選的。
圖13表示的結(jié)構(gòu)是在從此結(jié)構(gòu)中除去犧牲氧化層38而露出下面的本體區(qū)46和含硅層14后形成的。具體地，利用常規(guī)的濕法腐蝕工藝從此結(jié)構(gòu)除去犧牲氧化層38，其中使用了對除去氧化物有高選擇性的化學(xué)腐蝕劑。例如，HF可用來從此結(jié)構(gòu)除去犧牲氧化層。
接著，在露出的含硅表面包括本體區(qū)46上制作柵介電層48，以提供如圖14所示的結(jié)構(gòu)。柵介電層48是利用常規(guī)的熱生長工藝在本體區(qū)46以及含硅層14露出的表面上制作的。此柵介電層為器件的前柵介電層，它是厚約1-5nm的薄層。此柵介電層可由常規(guī)的氧化物如，但不限于SiO2、Al2O3、Ta2O3、TiO2以及鈣鈦型氧化物來構(gòu)成。
在制作柵介電層后，在柵介電層與本體區(qū)46重疊的部分制作多晶硅柵50(起前側(cè)柵的作用)，見圖15。摻雜的多晶硅柵是用常規(guī)淀積工藝先在柵介電層上制作第一淀積的多晶硅，然后用光刻和腐蝕制作最終的柵結(jié)構(gòu)。此多晶硅或是在淀積過程中原位摻雜，或代之以在淀積后用常規(guī)的離子注入和退火來摻雜多晶硅柵。在另一種實施方式中，多晶硅柵的摻雜可與制作源/漏區(qū)同時進行。
然后對多晶硅柵進行再氧化而在柵的垂直側(cè)壁及其頂部水平表面形成氧化物襯層52(見圖14)。再氧化是在氧化環(huán)境如O2或空氣中，在約800℃或更高的溫度下進行約5分鐘或更短的時間。
再氧化后，用常規(guī)的離子注入和退火在本體區(qū)46中制作源/漏擴展區(qū)54(見圖15)。也可制作可選的注入暈區(qū)(halo implantregion)，未示出。雖然可在各種條件下進行退火，但源/漏擴展區(qū)離子注入的退火，在Ar中約900℃的溫度下進行約5秒鐘是優(yōu)選的。
然后在多晶硅柵垂直的側(cè)壁上制作間隔層56，它可由氮化物、氮氧化物或其聯(lián)合構(gòu)成。此間隔層由淀積絕緣材料后再腐蝕而成。圖16表示在多晶硅柵垂直的側(cè)壁上制有間隔層56后所得的結(jié)構(gòu)。
制作間隔層后，用常規(guī)的離子注入和退火，在本體區(qū)46中毗鄰每個間隔層處制作源/漏區(qū)58(見圖16)。雖然仍可使用各種條件進行退火，但在Ar中約1000℃的溫度下退火約5秒鐘是優(yōu)選的。
接著，利用腐蝕工藝從此結(jié)構(gòu)上除去毗鄰間隔層的柵介電層，所用腐蝕工藝是對除去柵介電層，如，氧化物比對多晶硅或間隔層材料有高選擇性的工藝過程。注意，此腐蝕步驟使以前在器件本體區(qū)制作的源/漏區(qū)露出來。
露出源/漏區(qū)后，用當前熟知的常規(guī)工藝制作突起的源/漏區(qū)60，如圖16所繪。具體地，突起的源/漏區(qū)是在露出的源/漏區(qū)上淀積一層外延多晶硅或Si，再用離子注入和退火對之進行摻雜而成的。注意，外延Si或Si層(由參考數(shù)字62來代表)制作在柵上。
接下來，如圖17所示，可進行常規(guī)的BEOL工藝步驟，使圖16所示的器件與外部的器件和/或可在此結(jié)構(gòu)中存在的其他器件相接觸。BEOL工藝步驟包含有利用常規(guī)的硅化(salicidation)工藝將突起的源/漏區(qū)和柵上的層62轉(zhuǎn)變?yōu)楣杌飬^(qū)64；利用淀積和平面化此結(jié)構(gòu)來制作絕緣材料層68，如BPSG(摻硼磷硅玻璃)；用光刻和腐蝕在絕緣層68中開接觸孔；以及用導(dǎo)電材料70填充接觸孔。所用的接觸材料包括，但不限于Cu、Al、W、多晶硅和其他類似的導(dǎo)電材料。注意，延伸至背柵表面的接觸區(qū)是背柵接觸，而延伸至源/漏區(qū)的接觸區(qū)稱為S/D接觸。
多晶硅背柵區(qū)26能夠控制前柵，亦即，多晶硅柵50的閾值電壓，因為前界面與背界面的表面勢是彼此強耦合的，以及前柵介電層與背柵介電層是電容耦合的。因此，通過硅膜的電勢，因而電荷取決于前柵和背柵的偏置條件。換言之，背柵控制前柵器件的閾值電壓。
雖然本發(fā)明特別表示和描述了其優(yōu)選實施方式，本技術(shù)領(lǐng)域的熟練人員將會了解，可在形式上和細節(jié)上作出前述的和其他改變而不背離本發(fā)明的構(gòu)思與范圍。因此，本發(fā)明不限于只是所描述和說明的形式和細節(jié)，但屬于權(quán)利要求的范圍。
權(quán)利要求
1.一種絕緣體上硅金屬氧化物場效應(yīng)晶體管器件包含在氧化層上的離子注入背柵區(qū)，其中在所述離子注入背柵區(qū)的表面部分上制作有背柵氧化物；在所述背柵氧化物上的本體區(qū)；在所述本體區(qū)表面部分上的柵介電層；以及在部分所述柵介電層上的多晶硅柵。
2.權(quán)利要求1的SOI MOSFET器件還包含在所述本體區(qū)某些部分之下的背柵STI區(qū)。
3.在權(quán)利要求1的SOI MOSFET器件中，所述本體區(qū)還包含源/漏區(qū)和源/漏擴展區(qū)。
4.在權(quán)利要求1的SOI MOSFET器件中，所述多晶硅柵還包括其側(cè)壁上的間隔層。
5.權(quán)利要求1的SOI MOSFET器件還包含在部分所述本體區(qū)上的突起源/漏區(qū)。
6.權(quán)利要求1的SOI MOSFET器件還包含在部分所述本體區(qū)和多晶硅柵上的硅化物區(qū)。
7.權(quán)利要求1的SOI MOSFET器件還包含包住所述多晶硅柵的介電材料。
8.在權(quán)利要求7的SOI MOSFET器件中，所述介電材料包含填充接觸孔的導(dǎo)電材料。
9.在權(quán)利要求1的SOI MOSFET器件中，所述離子注入背柵起著多晶硅柵閾值控制系統(tǒng)的作用。
10.一種絕緣體上硅金屬氧化物場效應(yīng)晶體管器件的制作方法包含以下步驟提供一種結(jié)構(gòu)，在含硅層上至少包含背柵氧化物，所述含硅層為SOI晶片的一部分；在所述背柵氧化物上制作背柵STI和第一多晶硅層的交替區(qū)；在所述背柵STI和第一多晶硅層的交替區(qū)上制作第二多晶硅層；在所述多晶硅層中離子注入背柵區(qū)；在所述第二多晶硅層上制作氧化層；將支撐襯底晶片鍵合至所述氧化層上，再將鍵合的結(jié)構(gòu)翻過來而露出所述SOI晶片的各層；除去選擇的所述SOI晶片各層，終止于所述含硅層；將所述部分含硅層轉(zhuǎn)換為本體區(qū)；以及在所述本體區(qū)上制作柵介電層和多晶硅柵。
11.權(quán)利要求10的方法還包括在鄰近所述多晶硅柵的所述本體區(qū)上制作突起的源/漏區(qū)。
12.權(quán)利要求11的方法還包括將所述突起的源/漏區(qū)轉(zhuǎn)換為硅化物區(qū)。
13.在權(quán)利要求10的方法中，所述鍵合是在約900-1100℃的溫度下進行約1.5-2.5小時。
14.在權(quán)利要求10的方法中，所述鍵合是在溫度為約18-27℃的惰性環(huán)境中進行的。
15.在權(quán)利要求10的方法中，所述本體區(qū)是用掩蔽離子注入工藝制作的。
16.在權(quán)利要求10的方法中，所述交替的多晶硅區(qū)具有凹進的側(cè)壁。
17.權(quán)利要求10的方法還包括由介電材料包住所述多晶硅柵，所述介電材料具有在毗鄰所述多晶硅柵處由導(dǎo)電材料填充的接觸孔。
全文摘要
提供了一種制作SOI金屬－氧化物－半導(dǎo)體場效應(yīng)晶體管(MOSFET)的方法。此SOI MOSFET含有多晶硅背柵來控制含多晶硅前柵的閾值電壓。在SOI MOSFET器件中背柵起動態(tài)閾值電壓控制系統(tǒng)的作用，因為它適用于電路/系統(tǒng)運行期間和閑置期間。
文檔編號H01L29/45GK1487597SQ03155080
公開日2004年4月7日 申請日期2003年8月27日 優(yōu)先權(quán)日2002年9月5日
發(fā)明者羅伯特·H·丹納德, 羅伯特 H 丹納德, 理德 E 何恩什, 維爾弗理德·E·何恩什, I 漢納非, 哈賽恩·I·漢納非 申請人:國際商業(yè)機器公司