專利名稱：在硅和硅合金中使用互補(bǔ)結(jié)型場效應(yīng)晶體管和mos晶體管的集成電路的制作方法
在硅和硅合金中使用互補(bǔ)結(jié)型場效應(yīng)晶體管和MOS晶體管
的集成電路本申請是PCT國際申請?zhí)朠CT//US2006/042139、國際申請日2006年10月30日、 中國國家申請?zhí)?00680039832. 8、名稱為“在硅和硅合金中使用互補(bǔ)結(jié)型場效應(yīng)晶體管和 MOS晶體管的集成電路”的申請的分案申請。背景領(lǐng)域本發(fā)明一般地涉及集成電路與器件，尤其涉及MOS晶體管和結(jié)型場效應(yīng)晶體管 (JFET)及電路。相關(guān)領(lǐng)域的描述超大規(guī)模集成電路近三十年來一直趨向于按比例縮小到更小的尺寸以獲得更高的封裝密度和更快的速度。當(dāng)前，CMOS技術(shù)在2005年就能在亞100納米(nm)最小尺寸下制造了。用在IOOnm以下的最小線寬按比例縮小CMOS向集成電路的設(shè)計者提出了諸多問題。如下將突出表述按比例縮小到IOOnm以下的CMOS晶體管所面臨的幾個問題1.隨著柵極電介質(zhì)的厚度按比例縮小使得每單位面積內(nèi)柵電容的增加引起的高開關(guān)負(fù)載，這就讓CMOS的功耗成為一個大問題。2. MOS晶體管中使用的柵極電介質(zhì)的厚度已經(jīng)按比例降至20埃以下。柵極電介質(zhì)的薄化會導(dǎo)致在柵極電介質(zhì)兩端施加電壓時會有大量的電流流過柵極電介質(zhì)。該電流即為柵極漏電流。3.即使在柵電壓減小至零的情況下，各晶體管仍在漏極和源極之間傳導(dǎo)有限電流。該電流即為源漏間漏電流。4.上述效應(yīng)的結(jié)果是CMOS電路即使在不活動(靜態(tài)電流)的情況下仍傳導(dǎo)大量的電流，而這破壞了 CMOS的關(guān)鍵優(yōu)勢。因為靜態(tài)電流，使得靜態(tài)功率或即由CMOS芯片在不活動時耗散的功率就會變得相當(dāng)大，并且在溫度接近100攝氏度時，靜態(tài)功耗會變得幾乎與CMOS電路的動態(tài)功耗相等。隨著CMOS技術(shù)按比例縮小到65nm，漏電流的問題也變得愈發(fā)嚴(yán)重。這一趨勢會隨著技術(shù)進(jìn)一步縮小至45nm或更小線寬而繼續(xù)。5. CMOS設(shè)計規(guī)則的橫向按比例縮小已經(jīng)無法伴隨有特征尺寸的豎向按比例縮小了，從而導(dǎo)致了帶有極大縱橫比的三維結(jié)構(gòu)。例如，在多晶硅柵橫向尺寸減少了 90%以上時，多晶硅柵的高度僅降低了 50%?！伴g隔物”(用于將柵與重?fù)诫s的源和漏區(qū)隔開的CMOS 晶體管的部件)的尺寸依賴于多晶硅的高度，所以它無法與橫向尺寸呈比例縮小。隨著豎向尺寸的按比例縮小而變得更為困難的工序包括淺源和漏區(qū)的形成，在不引起結(jié)漏電流情況下對它們的硅化，以及蝕刻向源和漏區(qū)的接觸孔并對其進(jìn)行填充。6.本領(lǐng)域普通技術(shù)人員周知測量電源漏電流作為有效觀察面(screen)來檢測在器件制造中引入的缺陷。這一方法有時會被本領(lǐng)域普通技術(shù)人員稱為測試。本方法對最小線寬在350nm以上的CMOS有效。將CMOS按比例縮小最小線寬到350nm以下會使其固有漏電流增加到可以與缺陷誘發(fā)的漏電流相比較的量級，這就使得Iddtl測試趨于無效。偏壓 MOS器件的阱電壓來消除固有漏電流則會引入新的漏電流成分，諸如柵極漏電流、結(jié)隧道漏電流等?，F(xiàn)有的結(jié)型場效應(yīng)晶體管追溯到首次報道它們的二十世紀(jì)五十年代。從那以后， 已經(jīng)在許多文獻(xiàn)中包含了這些晶體管，諸如Simon Sze的“半導(dǎo)體器件的物理學(xué)(Physics of Semiconductor Devices) ”以及Andy Grove的“半導(dǎo)體器件的物理學(xué)與技術(shù)(Physics and Technology of Semiconductor Devices)”。結(jié)型場效應(yīng)晶體管則在基本和復(fù)合半導(dǎo)體兩者中都有所報道。已經(jīng)對帶有結(jié)型場效應(yīng)晶體管的各種電路進(jìn)行了報道，如下諸如Nanver和Goudena在IEEE電子器件學(xué)報1988年卷；35第11期的第1924至1933頁發(fā)表的“對集成高頻P溝道JFET的設(shè)計考慮”(〃 Design considerations for Integrated High-Frequency p-Channel JFET' s" , IEEE Transactions Electron Devices,vol. 35, No. 11，1988，pp.1924-1933)。0. Ozawa在IEEE電子器件學(xué)報1980年卷ED-27第11期的第2115至2123頁發(fā)表的“類似三極管的硅垂直溝道JFET的電學(xué)性質(zhì)”(〃 Electrical Properties of a Triode Like Silicon Vertical Channel JFET" , IEEE Transcations Electron Devices vol. ED-27, No. 11，1980，pp. 2115-2123)。H. Takanagi和G. Kano在IEEE固態(tài)電路期刊1975年12月卷SC-10第6期的第509 至 515 頁發(fā)表的“互補(bǔ) JFET 負(fù)電阻器件”(〃 Complementary JFET Negative-Resistance Devices“ , IEEE Journal of Solid State Circuits, vol. SC-10, No. 6, December 1975, pp.509-515)。A. Hamade和J. Albarran在IEEE固態(tài)電路期刊1978年12月卷SC-16第6期發(fā)表的“ JFET/雙極型八溝道模擬多路復(fù)用器”("A JFET/Bipolar Eight-Channel Analog Multiplexer " IEEE Journal of Solid State Circuits, vol. SC-16, No. 6, December 1978)。KXehovec和R. Zuleeg在IEEE電子器件學(xué)報1980年6月卷ED-27第6期發(fā)表的“用于集成邏輯的 GaAs FET 的分析”(〃 Analysis of GaAs FET' s for Integrated Logic" , JIEEE Transaction on Electron Devices，vol. ED—27，No. 6，Junel980)。此外，由R. Zuleeg于1985年8月4日發(fā)表的題為“互補(bǔ)GaAS邏輯(Complementary GaAs Logic)”的報告也引用為現(xiàn)有技術(shù)。作者還將此素材發(fā)表在1984年的電子器件快報 (Electron Device Letters)上的題為“雙倍注入 GaAs 互補(bǔ) JFET (Double Implanted GaAs Complementary JFET' s)，，的論文中。常規(guī)η溝道JFET的代表性結(jié)構(gòu)如圖8中所示。JFET在η型襯底810內(nèi)形成。它包含在標(biāo)記為818的ρ阱區(qū)域內(nèi)。JFET的主體示出為820，它是一個η型擴(kuò)散的區(qū)域，其中包括源(832)、溝道(838)和漏(834)區(qū)。柵區(qū)(836)是ρ型，通過向襯底內(nèi)擴(kuò)散形成。對源、漏和柵區(qū)的接觸分別標(biāo)記為841、842和840。JFET的臨界尺寸是柵長度，標(biāo)記為855。 它由最小接觸孔尺寸850加上確保柵區(qū)圍繞柵接觸所需的必要重疊來確定。柵長度855明顯大于850?，F(xiàn)有JFET的這一特征構(gòu)造限制了這些器件的性能，因為溝道長度充分大于最小特征尺寸。此外，柵分別對漏和源區(qū)擴(kuò)散861和862的豎向側(cè)壁電容也相當(dāng)大。柵-漏側(cè)壁電容形成了密勒(Miller)電容——該術(shù)語為本領(lǐng)域普通技術(shù)人員所知——從而顯著限制了器件的高頻性能。
因此，期望具有一種集成電路和器件結(jié)構(gòu)以及一種制造方法來解決隨著幾何尺寸持續(xù)按比例縮小出現(xiàn)的上述問題?？扇芜x地，還希望使用類似于制造CMOS器件的方法來制造這一新的集成電路和器件結(jié)構(gòu)，從而能夠利用現(xiàn)有的設(shè)施和設(shè)備基礎(chǔ)設(shè)施。發(fā)明概述本發(fā)明描述了一種在硅中使用結(jié)型場效應(yīng)晶體管(JFET)構(gòu)造互補(bǔ)邏輯電路的方法。本發(fā)明理想地適用于深亞微米尺寸，尤其適于65nm以下。為了解決上節(jié)所述的當(dāng)前CMOS和結(jié)型場效應(yīng)晶體管技術(shù)所面臨的問題，本發(fā)明描述了一種半導(dǎo)體器件系統(tǒng)來補(bǔ)救這些問題，特別是在65nm及以下的最小特征尺寸下。本發(fā)明描述了多種方法和結(jié)構(gòu)來構(gòu)造與用于CMOS器件類似的半導(dǎo)體器件和電路。本發(fā)明的這一特征允許將其插入現(xiàn)有的VLSI設(shè)計和制造流程，而無需對設(shè)計和制造VLSI電路的整體系統(tǒng)做出任何顯著的改變。本發(fā)明的各主要屬性如下1.允許電路功耗的顯著下降。2.允許柵電容的顯著減小。3.允許柵處漏電流的顯著減小。4.允許源漏間漏電流的顯著減小。5.允許VLSI制造工藝的顯著簡化。6.利用為CMOS技術(shù)開發(fā)的設(shè)計基礎(chǔ)設(shè)施。構(gòu)想了在現(xiàn)有的CMOS單元程序庫中可用的所有復(fù)雜邏輯功能都能夠用本發(fā)明的器件實現(xiàn)。這些復(fù)雜的邏輯功能包括但不限于反相器、與非、或非、鎖存、觸發(fā)器、計數(shù)器、多路復(fù)用器、編碼器、解碼器、乘法器、算術(shù)邏輯單元、可編程單元、存儲單元、微控制器、JPEG解碼器和MPEG解碼器。7.利用現(xiàn)有的用于CMOS的制造和測試基礎(chǔ)設(shè)施。8.允許測量電源漏電流作為有效觀察面來檢測在器件制造中引入的缺陷的方法。本發(fā)明的基礎(chǔ)是在增強(qiáng)模式下工作的互補(bǔ)結(jié)型場效應(yīng)晶體管(JFET)。正如本領(lǐng)域普通技術(shù)人員所知的，增強(qiáng)模式暗示在柵極端和源極端之間的電勢為零時晶體管處于 “OFF(截止)”態(tài)。在此狀態(tài)下，當(dāng)在η溝道(ρ溝道)JFET的漏極端處施加正向(負(fù)向)偏置時在漏和源之間存在有很小或者沒有電流流過。隨著柵極處電勢的升高(降低)，η溝道 (P溝道)JFET進(jìn)入高傳導(dǎo)狀態(tài)。在此模式下，一旦在漏極處施加正向(負(fù)向)偏置，就有有限電流在漏和源之間流過。傳統(tǒng)增強(qiáng)型JFET器件的局限在于它們的電流驅(qū)動受最大柵電壓所限，該電壓小于一二極管的壓降。超過一二極管壓降(內(nèi)建電勢)的柵電壓打開柵-溝道二極管，這并不是JFET的合意工作狀態(tài)。這一限制在本發(fā)明中通過將偏置電壓VDD限制在一二極管壓降以下來解除。JFET的低電流驅(qū)動的問題則通過將JFET的溝道長度按比例縮小至亞100納米尺寸來解決。當(dāng)JFET的柵長度小于70納米并且電源電壓為0. 5V時，互補(bǔ)JFET器件的電流輸出以及由互補(bǔ)JFET器件制成的反相器的開關(guān)速度相比于常規(guī)CMOS 器件有著有利優(yōu)勢。應(yīng)該注意到雖然JFET的速度-功率性能在亞70納米尺寸下變得能與CMOS器件相比較，但是JFET的最大電源電壓仍限制在一二極管壓降以下。為了滿足某些要求對外部電路的接口驅(qū)動至更高電壓電平的應(yīng)用，本發(fā)明還包括用于構(gòu)造CMOS器件的結(jié)構(gòu)和方法。 本發(fā)明中描述的CMOS器件與常規(guī)CMOS的區(qū)別在于如下幾點1. CMOS 與互補(bǔ) JFET 集成。
2.在本發(fā)明的一個實施例中，構(gòu)造沒有任何“間隔物”的CMOS。3.在本發(fā)明的上述實施例中，對CMOS端的接觸是平面的或是在同一水平面上的， 而這改善了器件的可制造性。4.本CMOS器件的其他顯著特征已在上文中有所描述。附圖簡述為了達(dá)到并詳細(xì)理解本發(fā)明的上述特征、優(yōu)點和目標(biāo)，參考在附圖中示出的各實施例來對上文中簡要概括的本發(fā)明進(jìn)行更為具體的描述。然而將會注意到，附圖僅示出了本發(fā)明的典型實施例，于是不應(yīng)將其考慮為對本發(fā)明范圍的限制，因為本發(fā)明也允許其他的等效實施例。

圖1是示出了互補(bǔ)JFET反相器的圖示。圖加是阱連結(jié)源的互補(bǔ)JFET反相器的圖示。圖沘是阱連結(jié)至柵的互補(bǔ)JFET反相器的圖示。圖2c是阱連結(jié)至外部焊盤的互補(bǔ)JFET反相器的圖示。圖3a是JFET布局的圖示。圖北是對應(yīng)于圖3a的多柵JFET的橫截面圖示。圖3c是示出了通過柵和溝道的JFET的摻雜分布圖的曲線圖。圖4是類似于常規(guī)MOSFET的多柵JFET的橫截面。圖5是所有接觸都通過多晶硅制作的多柵平面JFET的橫截面。圖6是其溝道區(qū)域外延生長的多柵平面JFET的橫截面。圖7是其溝道區(qū)域外延生長且其多晶半導(dǎo)體合金柵包括碳、硅和鍺的多柵平面 JFET的橫截面。圖8是常規(guī)η溝道JFET的橫截面。圖9是如圖5所示構(gòu)造互補(bǔ)JFET結(jié)構(gòu)的流程圖。該流程圖的每一步都在圖10_20
中進(jìn)一步示出。圖10是形成隔離區(qū)之后硅晶片的橫截面。圖11是形成η阱和ρ阱之后硅晶片的橫截面。圖12a是形成nJFET的溝道區(qū)之后硅晶片的橫截面。圖12b是形成pJFET的溝道區(qū)之后硅晶片的橫截面。圖13是沉積多晶硅并選擇性摻雜多晶硅之后硅晶片的橫截面。圖14是在多晶硅層上沉積保護(hù)涂層之后硅晶片的橫截面。圖15是通過光刻和蝕刻定義多晶硅之后硅晶片的橫截面。圖16a是在摻雜ρ溝道JFET的柵和漏/源之間的連結(jié)區(qū)之后硅晶片的橫截面。圖16b是在摻雜了 η溝道JFET的柵和漏/源之間的連結(jié)區(qū)之后硅晶片的橫截面。圖17是在填充了各多晶硅結(jié)構(gòu)之間的空隙隨后執(zhí)行平面化之后硅晶片的橫截圖18是在暴露的多晶硅表面上形成自對準(zhǔn)硅化物之后硅晶片的橫截面。圖19是在多晶硅上沉積電介質(zhì)接著蝕刻接觸孔之后硅晶片的橫截面。圖20是沉積并定義金屬之后硅晶片的橫截面。圖21- 描述了使用根據(jù)圖9改進(jìn)的工藝來形成MOS晶體管。
圖21示出了在形成隔離區(qū)、阱結(jié)構(gòu)、閾值注入和柵極電介質(zhì)之后硅晶片的橫截面。柵極電介質(zhì)從晶片上除圍繞MOS柵區(qū)的區(qū)域之外的地方生長并蝕刻。圖22示出了在沉積多晶硅、摻雜多晶硅并在多晶硅頂部形成保護(hù)層之后硅晶片的橫截面。圖23示出了定義多晶硅之后硅晶片的橫截面。圖M示出了通過離子注入在柵和源/漏之間形成連結(jié)區(qū)之后硅晶片的橫截面。圖25示出了用于在同一晶片上形成JFET和MOSFET的完整流程。每一步都在圖 26-30中進(jìn)一步示出。圖沈示出了已形成η阱和ρ阱之后硅晶片的橫截面。圖27示出了形成JFET的溝道之后硅晶片的橫截面。圖觀示出了形成MOS的溝道之后硅晶片的橫截面。圖四示出了在形成MOS和JFET的源和漏區(qū)之后硅晶片的橫截面。圖30a示出了在形成接觸孔和金屬連接之后硅晶片的橫截面。圖30b示出了在形成接觸孔和金屬連接之后NMOS和nJFET的布局。本發(fā)明的詳細(xì)描述本發(fā)明構(gòu)造的反相器的電路圖如圖1中所示。在ON (導(dǎo)通)和OFF條件下的兩個晶體管的工作端電壓如表1所示表1 在ON和OFF條件下CFET門的端電壓VinVoutFTlFT2
0VddONOFF
Vdd0OFFON圖1中電路的工作狀況與對應(yīng)的CMOS電路的工作狀況極為相似。JFET在本發(fā)明中工作的各電壓電平與常規(guī)CMOS技術(shù)的電壓電平相類似。輸入電壓在0和Vdd之間變化。 輸出電壓在Vdd和0之間變化，并與輸入電壓呈反相關(guān)系。于是，對于反相器的二態(tài)而言， 當(dāng)輸入端所加電壓為0和Vdd時，輸出電壓分別是Vdd和零。如上表1所陳述的那樣，這可以通過兩個晶體管FTl和FT2切換至ON和OFF來實現(xiàn)。如本領(lǐng)域普通技術(shù)人員所知的，JFET在柵極處施加控制信號的情況下工作，這一控制信號控制源漏間溝道的傳導(dǎo)特性。柵極與溝道形成pn結(jié)。柵極相對于源極的電壓控制這柵-溝道結(jié)的耗盡區(qū)寬度。溝道的非耗盡部分可用于傳導(dǎo)。于是，溝道通過在JFET晶體管的柵和源極端處施加合適電壓來打開和關(guān)斷。在溝道打開且對漏極施加合適電壓的情況下，會有電流流過源漏之間。JFET反相器中的JFET晶體管FTl和FT2以一種非常類似于CMOS反相器中的MOS 晶體管的方式起作用。CMOS反相器的工作狀況對本領(lǐng)域普通技術(shù)人員而言是周知的。ρ溝道JFET(FTl)的源極端連接至電源。η溝道JFET(FD)的源極端接地。兩個晶體管的漏極端連接在一起并連接至門的輸出端。P溝道JFET(FTl)的柵極和η溝道JFET(FTl)的柵極連接在一起并連接至門的輸入端，如圖1所示。這一電路配置在其后稱為CFET反相器。一般而言，以類似方式用P溝道和η溝道JFET形成的門稱為CFET門。在此將更為詳細(xì)地解釋反相器的功能以展現(xiàn)本發(fā)明的完整實現(xiàn)。要實現(xiàn)這一目的，首先要解釋表2所示晶體管源和漏極端處的電壓。在示例性且非限制性的例證中，電源電壓固定為0. 5V。 表2 =CFET門中JFET的結(jié)電壓
VinVoutFTlFT2VGSVDSYGSVDS0.50OV-0.50.5000.5-0.5000.5ρ溝道JFET的柵極由η型硅制成而其溝道則是P型摻雜。P溝道JFET的摻雜分布圖設(shè)計為當(dāng)柵極端上的電壓相對于源極端為零伏時，關(guān)斷通過該溝道的傳導(dǎo)。這一器件是增強(qiáng)型器件。P溝道JFET的這一屬性是由于在柵極(P型)和溝道(η型)之間ρη結(jié)處存在有內(nèi)建電勢。因為FTl的源連接至0. 5V的VDD，所以當(dāng)FTl的柵極也為0. 5V時，η型溝道和P型柵極之間的外部偏置為0.0V。這表示FTl處于OFF條件。隨著ρ溝道晶體管柵極處的偏置下降為0. 0V，柵和源極端之間的負(fù)電壓改變至-0. 5V，這就引起了耗盡層的塌陷(collapse)從而允許從源到漏的電流流動。這表示FTl處于ON條件。本發(fā)明的重要教示在于如何在FTl處于ON條件時限制柵極電流。溝道-柵極二極管在此條件下正向偏置0.5V，于是就存在有流經(jīng)晶體管柵極的有限漏電流。該電流即為柵極漏電流。漏電流的大小由跨柵極-溝道結(jié)的內(nèi)建電勢控制。當(dāng)這一 CFET反相器為基于硅的電路而在0. 5V或更低電源電壓(VDD)下工作時，該內(nèi)建電勢就把柵極漏電流限制在一個極小的量。于是，CFET反相器無論在設(shè)計還是工作特性上都以類似于CMOS反相器的方式工作。電源電壓的限制會因為內(nèi)建電勢的差異而隨材料變化有所不同。類似地，η溝道JFET的偏置電壓反轉(zhuǎn)，晶體管在柵-源偏置減小為零時關(guān)斷而在柵-源偏置等于電源電壓VDD時開啟，其中電源電壓VDD被限制在0. 5V以約束柵極電流。典型的柵極_溝道結(jié)柵極電流設(shè)計范圍在luA/cm2至lOOmA/cm2之間。相反地，對于用45納米光刻法以及按比例適當(dāng)縮小的柵極電介質(zhì)厚度制成的MOS晶體管而言，柵極電流設(shè)計為超過lOOOA/cm2。JFET晶體管的輸入電容是由柵極-溝道端形成的二極管的結(jié)電容。此二極管電容的范圍在10_8F/cm2至10_6F/cm2之間，這由自身范圍在100埃到3000埃之間的結(jié)耗盡層寬度的厚度確定。用45納米設(shè)計規(guī)則和厚10埃氧化物制成的MOS晶體管的輸入電容比對應(yīng)的JFET輸入電容要高一個量級。這一特征使得JFET在低功率工作觀點下尤為吸引人。JFET晶體管還基于第四帶電端，或即“阱”。本發(fā)明的一個實施例在此描述了兩 JFET的阱皆連接至源極端的情形，如圖加所示。圖2b示出了本發(fā)明一個可選實施例，在其中阱連結(jié)至柵極并用于調(diào)制溝道從頂端和從底部的傳導(dǎo)率。圖2c示出了本發(fā)明又一個實施例，在其中η溝道JFET的阱連接至外部端，該外部端可用于向JFET施加任何信號。在本發(fā)明的再一個實施例中，η溝道JFET的阱則是懸空的(floating)。對應(yīng)的描述也應(yīng)用于ρ溝道JFET。本領(lǐng)域普通技術(shù)人員周知測量電源漏電流作為有效觀察面來檢測在器件制造中引入的缺陷。這一方法有時會被本領(lǐng)域普通技術(shù)人員稱為測試。本方法對最小線寬在350nm以上的CMOS有效。按比例縮小最小線寬在350nm以下的CMOS會使其固有漏電流增加到可以與缺陷誘發(fā)的漏電流相比，這就使得1_測試趨于無效。對于最小線寬在IOOnm以下的MOS器件而言，偏壓MOS器件的阱電壓來消除固有漏電流則會引入新的漏電流成分，諸如柵極漏電流、結(jié)隧道漏電流等。在本發(fā)明中，偏壓JFET的阱電壓能夠有效地將固有漏電流降低到皮安范圍。這使得Itutl測試成為檢測在最小線寬IOOnm以下的器件制造中引入的缺陷的有效觀察面。圖3a示出了用來構(gòu)造此電路結(jié)構(gòu)的JFET晶體管的示例性和非限制性布局。η溝道JFET的源、漏和阱抽頭(well tap)分別給定為330、340、375和368。對這些端的接觸則分別標(biāo)記為372、374、373和371。圖: 示出了由源(330)、柵(370)、漏(340)和ρ阱(310)四端組成的η溝道JFET 結(jié)構(gòu)的橫截面。JFET在標(biāo)記為315的硅區(qū)域中形成。JFET通過標(biāo)記為320且填充有諸如二氧化硅的絕緣材料的區(qū)域與周圍的半導(dǎo)體隔離。源和漏之間的溝道示出為對象350。對于η溝道JFET，源和漏是通過用諸如磷、砷或銻的施主型雜質(zhì)摻雜硅形成的高度摻雜的η型區(qū)。阱則由諸如硼或銦的受主雜質(zhì)摻雜。溝道是連接源和漏的η型摻雜的狹窄區(qū)域。柵極是通過諸如從重P+摻雜的多晶硅區(qū)375中擴(kuò)散摻雜物等的方法而在溝道內(nèi)形成的淺ρ型區(qū) 370。圖3c中示出了通過柵極(370)和溝道(350)在距硅表面各不同深度處的晶體管摻雜分布圖。曲線381是從硅表面開始的柵極區(qū)的示例性摻雜分布圖。曲線382、383和384 代表溝道、阱和大塊區(qū)域的摻雜分布圖。對于n-JFET而言，381是ρ型柵區(qū)的摻雜分布圖， 382是η型溝道區(qū)的分布圖，383是ρ型阱區(qū)的分布圖，而384是周圍η型大塊區(qū)域的分布圖。柵極-溝道結(jié)由385給出，溝道-阱結(jié)由386給出，而阱-大塊區(qū)域結(jié)則由387給出。 柵極和溝道之間的結(jié)(385)距離硅表面的深度小于溝道和ρ阱之間的結(jié)(386)距離硅表面的深度。本發(fā)明還教示了形成ρ型柵極結(jié)的其他方法，諸如離子注入。本發(fā)明還覆蓋了諸如等離子浸潤注入的其他摻雜柵極的方法，而這些是本領(lǐng)域普通技術(shù)人員周知的。在圖北中，區(qū)域375是ρ型重?fù)诫s的多晶硅后片，并用作摻雜柵極370的源。ρ 型柵極用于控制從源到漏的跨溝道傳導(dǎo)。通過這一新穎的構(gòu)造技術(shù)，可以在溝道區(qū)中從重?fù)诫s多晶硅擴(kuò)散柵極，重?fù)诫s多晶硅也形成了與柵極的歐姆接觸。這樣就允許多晶硅用于將柵極連接至外部電路。對阱的歐姆接觸由標(biāo)記為對象368的阱抽頭制成。圖北中也示出了對JFET的阱、 源、柵和漏四端的接觸，即分別為371、372、373和374。ρ阱抽頭368下的區(qū)用ρ型雜質(zhì)重?fù)诫s，以制成良好的歐姆接觸。P阱310在標(biāo)記為315的η阱中形成，而η阱則應(yīng)用于其中 JFET的ρ阱必需被隔離的情況。對于其中ρ阱連接至地電勢的應(yīng)用而言，可以排除對η阱的需要。本發(fā)明覆蓋這兩種情況。對ρ溝道JFET而言，其摻雜類型相對于圖北和3c所述相反，即ρ型區(qū)由η型區(qū)代替且反之亦然。應(yīng)該指出用多晶硅375摻雜JFET的柵極這一本發(fā)明的新穎性對于ρ溝道JFET而言也是一樣的。JFET的可選實施例如圖4中所示。該圖示出了 η溝道JFET的橫截面，它與MOS晶體管非常類似。在此描述η溝道JFET的結(jié)構(gòu)。含蓄地指出也可以為ρ溝道JFET復(fù)制這一結(jié)構(gòu)，只要如上段所述對摻雜做出適當(dāng)改變即可。JFET示出為對象400。其中形成有JFET 的P阱被標(biāo)記為對象310。對JFET的隔離則由用對象320表示的填充有諸如二氧化硅或其他合適材料的絕緣材料的區(qū)域提供。這一結(jié)構(gòu)類似于圖3所示的對應(yīng)結(jié)構(gòu)。重?fù)诫sη型區(qū)形成源和漏區(qū)并且被分別標(biāo)記為420和430。源和漏之間的溝道區(qū)是輕摻雜的η型區(qū)并且被標(biāo)記為450。柵極區(qū)是ρ型摻雜的并且被標(biāo)記為440。這一區(qū)域是從ρ型重?fù)诫s且標(biāo)記為460的多晶硅中擴(kuò)散出的。在柵極周圍插入標(biāo)記為465的絕緣區(qū)，該區(qū)域由二氧化硅和氮化硅層的組合構(gòu)成。這一對象在本文中稱為“間隔物”。在本發(fā)明的一個實施例中，這些區(qū)域的頂部表面420、430、460和368涂覆有一種金屬化合物的高度傳導(dǎo)層，該層稱為硅化物并被標(biāo)記為462。硅化物層與阱抽頭、源、漏和柵極區(qū)自對齊，這意味著硅化物層僅在其中存在暴露的硅或多晶硅的區(qū)域內(nèi)形成。間隔物的主要作用是在形成自對齊的硅化物層時將源和漏極區(qū)與柵極區(qū)隔離開。它還允許在器件內(nèi)部對來自接觸的電流進(jìn)行有效分配。對阱抽頭、源、漏和柵極區(qū)的接觸以類似于圖3的方式做出，并且被分別標(biāo)記為371、372、373和 374。在如圖5所示的JFET的可選實施例中，對JFET所有各端，即對源、柵、漏和阱的接觸皆由多晶硅制成。這一結(jié)構(gòu)具有使得對所有各端的接觸皆處于同一水平面的合意屬性。 η溝道JFET在標(biāo)記為310的ρ阱中制成，其各側(cè)皆由絕緣區(qū)320隔離。這一結(jié)構(gòu)類似于圖 3所示的對應(yīng)結(jié)構(gòu)。JFET的源極由重η摻雜區(qū)520和522組合而成。JFET的漏極也由重?fù)诫sη型區(qū)5 和5 組合而成。溝道550是漏和源之間的淺η型摻雜區(qū)。在硅中擴(kuò)散的ρ 型柵極區(qū)被標(biāo)記為討0。塊530和532是重η型多晶硅摻雜區(qū)。區(qū)域520通過將來自多晶硅的η型雜質(zhì)擴(kuò)散入硅而形成。類似地，區(qū)域5Μ通過將來自多晶硅區(qū)532的η型雜質(zhì)擴(kuò)散入硅而形成。區(qū)域540則通過將來自ρ型多晶硅區(qū)560的ρ型雜質(zhì)擴(kuò)散入硅而形成。區(qū)域522和5 分別將源和漏極區(qū)520和5 連接至溝道550。標(biāo)記為530、532和560的多晶硅區(qū)分別是與區(qū)域520、5M和540歐姆接觸。區(qū)域522和5 通過外部摻雜形成，諸如通過離子注入、等離子浸潤注入或其他類似的摻雜方法形成。阱抽頭通過在重P摻雜多晶硅562和ρ型區(qū)368之間的歐姆接觸形成。在對象530、532以及560和562頂部做出對晶體管的接觸。為了降低這些區(qū)域的歐姆接觸，在多晶硅層頂上形成標(biāo)記為580的自對齊硅化物層。在本發(fā)明的可選實施例中，直接在多晶硅上做出對晶體管各端的接觸。在本發(fā)明的可選實施例中，硅襯底的頂部表面通過外延沉積硅鍺合金形成，如圖6 所示它被合適摻雜以形成溝道和柵。該結(jié)構(gòu)是帶有隔離區(qū)320的內(nèi)建阱310。本實施例的主要特征在于標(biāo)記為對象670的JFET溝道是在硅鍺合金的外延沉積層上形成的。硅鍺合金的遷移率要比硅高得多，這就增加了 JFET尤其在高頻下的性能。在晶片上形成隔離結(jié)構(gòu)之后，在晶體管上沉積這一外延層。在此實施例中，僅在其中要形成溝道的島上選擇性地沉積外延層。在一個步驟中沉積nJFET溝道的外延層，而在下一步驟中沉積pJFET溝道的外延層。在另一個實施例中，可以在隔離結(jié)構(gòu)形成之前在晶片上沉積外延層。在本發(fā)明的又一個實施例中，溝道區(qū)由應(yīng)變硅鍺合金形成。本發(fā)明的另一實施例教示了使用硅鍺碳來構(gòu)造JFET的溝道區(qū)的情況。術(shù)語“硅鍺合金”和“應(yīng)變合金”是本領(lǐng)域普通技術(shù)人員所周知的。硅鍺合金通過在硅襯底上外延沉積硅和鍺原子的混合物而形成。JFET的其余結(jié)構(gòu)與圖5所示結(jié)構(gòu)相類似。外延沉積溝道的摻雜由諸如離子注入等的外部摻雜控制。可選地， 在沉積期間通過諸如原子層外延生長及類似技術(shù)之類的方法摻雜外延沉積的材料。這些外延沉積步驟也可用于圖3和4中所示的JFET結(jié)構(gòu)。圖7所示的本發(fā)明的另一實施例包括使用諸如碳化硅或碳化硅鍺之類的高帶隙材料形成柵接觸區(qū)744。在本發(fā)明中實現(xiàn)這一特征來增加在柵極640-溝道650結(jié)處形成的 pn結(jié)的勢壘高度。在柵極區(qū)640附近的柵接觸區(qū)744的高帶隙材料有效提升在柵極640-溝道650結(jié)處形成的pn結(jié)的勢壘高度。較高的柵極-溝道結(jié)內(nèi)建電勢會降低跨結(jié)的飽和電流，并允許施加給柵極-溝道二極管以使其正向偏置的最大電壓增大，而不會引起大量柵極電流流經(jīng)該二極管。由于柵極處的最大電壓等于反相器的電源電壓，因而使得更高的電源電壓變得可能，這樣就能夠增加晶體管的驅(qū)動強(qiáng)度以獲得反相器更快的開關(guān)速度。如圖7 為此實施例所示，可以使用多晶碳化硅材料來代替多晶硅形成各電極。使用諸如多晶碳化硅的高帶隙材料可以在晶體管ON狀態(tài)期間柵極-溝道二極管弱正向偏置時降低柵極結(jié)的漏電流。本發(fā)明教示了出于此目的而使用碳化硅的各相，即3C、4H和6H。此外，本發(fā)明還教示了使用能夠形成與硅襯底的校正結(jié)的各種其他電極材料，包括硅鍺碳三重合金以及各種其他的化合物半導(dǎo)體，諸如鎵鋁砷磷化物。在本發(fā)明的可選實施例中，對諸如碳化硅的用于柵極的材料的使用是連同對諸如硅鍺的外延沉積高遷移率材料的使用同時進(jìn)行的。柵極材料的成分可以在沉積期間有所變化。分別標(biāo)記為730、732、744和752的對源、漏、柵和阱抽頭的電極延伸是由諸如碳化硅之類的高帶隙半導(dǎo)體材料制成。自對齊傳導(dǎo)層在這些電極頂部形成并且被標(biāo)記為750。如前各段所述合適地?fù)诫s多晶硅半導(dǎo)體材料。晶體管的其他組件與圖6中描述了 ηJFET結(jié)構(gòu)相類似。本發(fā)明的示例性實施例教示了在硅表面附近使用深度范圍在IOA到1000Α之間的碳化硅層，隨后則沉積深度在IOA到2500Α之間的多晶硅。多晶層的成分可變以精確監(jiān)視蝕刻過程，在蝕刻過程中，多晶材料被快速蝕刻直至檢測到標(biāo)記層底的成分并在隨后進(jìn)行緩慢的選擇性蝕刻過程直到所有的多晶材料都被蝕刻。將在下文中詳細(xì)解釋使用多晶碳化硅的制造過程。接下來，如圖9的流程圖示出構(gòu)造圖5所示互補(bǔ)JFET結(jié)構(gòu)的示例性但非限制性的方法。該流程圖中的每一步都在圖10-20中進(jìn)一步示出。步驟905在圖10中示出。步驟 910在圖11中示出。步驟915在圖12中示出。步驟920和925在圖13中示出。步驟930 在圖14中示出。步驟935在圖15中示出。步驟940在圖16中示出。步驟950在圖17中示出。步驟955在圖18中示出。步驟960在圖19中示出。步驟965在圖20中示出。圖10示出了在制造期間已完成以實現(xiàn)對各區(qū)域隔離的各預(yù)備步驟之后的半導(dǎo)體襯底的橫截面視圖，而這上述各區(qū)域中將會通過組合蝕刻、熱氧化和二氧化硅的沉積來形成有源器件。區(qū)域1001-1005表示通過蝕刻、沉積和熱生長的組合而形成并用由氧化硅和氮化硅組成的絕緣材料填充的區(qū)域。這些區(qū)域的形成工藝細(xì)節(jié)為本領(lǐng)域普通技術(shù)人員所周知，并且超出了本公開的范圍。區(qū)域1011-1014表示其中要用后續(xù)步驟形成有源晶體管的區(qū)域。圖11示出了通過在區(qū)域1101和1102中用適當(dāng)雜質(zhì)摻雜有源區(qū)而形成的η阱和ρ 阱。對于區(qū)域1102中的η阱，注入磷或砷原子。注入的摻雜量級在1. OxlO1Vcm2至1. OxlO14/ cm2之間變化。注入能量在IOKeV和400KeV之間變化。對于區(qū)域1101內(nèi)的ρ阱，通過離子注入引入硼，其劑量在1. OxlO1Vcm2至1. OxlO1Vcm2之間變化而注入能量在IOKeV和400KeV 之間變化?？梢允褂枚啻巫⑷雭韺崿F(xiàn)期望的雜質(zhì)摻雜分布圖。為了選擇性地用η型和ρ型雜質(zhì)注入各區(qū)域，使用光刻膠掩模遮蔽未計劃接收注入的區(qū)域來完成各次注入?？梢栽诟綦x區(qū)1001-1005下完成額外的硼注入以增加氧化物下該區(qū)域的摻雜并防止兩鄰接η阱之間的任何泄漏。對晶片進(jìn)行熱處理以實現(xiàn)期望的雜質(zhì)摻雜分布圖。圖1 和12b分別示出了 nJFET的溝道區(qū)1202和pJFET的溝道區(qū)1222的形成。 溝道區(qū)通過使用光刻膠掩模選擇性地注入來形成。對于nJFET，溝道通過用注入劑量在 2. OxlO1Vcm2至1. OxlO1Vcm2之間且注入能量在1至IOOKeV之間的諸如砷、磷或銻的η型摻雜物的離子注入來形成，如圖12a中的區(qū)域1202所示。該圖中還示出了光刻膠1210覆蓋想要阻止η溝道注入的區(qū)域。圖12b中的區(qū)域1222用諸如硼、銦或鉈的ρ型雜質(zhì)注入以形成pJFET的溝道。在本發(fā)明的可選實施例中，溝道區(qū)通過等離子浸潤摻雜形成。可選地， 溝道通過由硅、硅鍺雙合金或者硅鍺碳三重合金組成的溝道區(qū)外延生長而形成。本發(fā)明教示通過選擇性地外延生長用于η溝道和ρ溝道的溝道區(qū)以及單次沉積用于nJFET和pJFET 兩者的溝道區(qū)隨后再選擇性地?fù)诫s來形成外延區(qū)的各種變體。本發(fā)明的再一個實施例覆蓋在其中溝道區(qū)是在沉積期間通過諸如原子層外延生長之類的方法而摻雜的實例。接著如圖13所示，在整片晶片上沉積多晶硅層。沉積在晶片上的多晶硅厚度在 100人到10,000A之間變化。使用光刻膠作為掩模來選擇性地?fù)诫s多晶硅，從而形成最終將變?yōu)镴FET的源、漏、柵和阱接觸的區(qū)域。在此出于簡明的考慮省略光刻工藝的細(xì)節(jié)。如 1300所示，標(biāo)記為1310的區(qū)域摻雜有劑量在1. 0X1013/Cm2至1. 0X1016/cm2之間的重硼注入。 它設(shè)計用作n-JFET阱區(qū)的接觸。區(qū)域1314設(shè)計用作n-JFET的柵極接觸。它是用類似于區(qū)域1310的參數(shù)重ρ型摻雜。區(qū)域1312和1316是用劑量在1. OxlO1Vcm2至1. OxlO1Vcm2 之間的η型摻雜物(磷、砷和銻)重?fù)诫s。p-JFET則由分別用作源和漏接觸(ρ型)的區(qū)域1320和13Μ、用作柵(η型)的區(qū)域1322以及用作對阱抽頭的接觸(η型)的區(qū)域13 形成。區(qū)域1320和13M用劑量在 1. OxlO1Vcm2至1. OxlO1Vcm2之間的高濃度硼原子摻雜并且分別設(shè)計用作pJFET的源和漏接觸。類似地，區(qū)域1322和13 是重?fù)诫sη型區(qū)，并且設(shè)計用作pJFET的柵和阱接觸。在一個可選實施例中，在進(jìn)行離子注入之前在多晶硅層頂部沉積氧化層。該層的厚度在20Α 至500Α之間變化。在另一個實施例中，在進(jìn)行離子注入之前在多晶硅層頂部沉積氧化層和氮化層，且氧化膜和氮化膜的厚度在IOA至500Α之間變化。圖14示出了帶有雜質(zhì)摻雜的多晶硅層以及在該多晶硅層頂部的保護(hù)層1410的硅晶片的橫截面。在各個區(qū)域內(nèi)注入有雜質(zhì)的多晶硅層用作將那些雜質(zhì)間接擴(kuò)散入硅的源， 以形成源、漏和柵結(jié)以及與阱的歐姆連接。區(qū)域1422和1似6是從多晶硅區(qū)1312和1316擴(kuò)散的nJFET的源和漏極區(qū)。區(qū)域14M是η型溝道。標(biāo)記為14 的柵極區(qū)從ρ摻雜的多晶硅擴(kuò)散入硅。區(qū)域1420是通過從多晶硅區(qū)1310擴(kuò)散而在硅中形成的ρ型區(qū)域(阱抽頭)， 并且形成了對包含nJFET的ρ阱的歐姆接觸。類似地，硅內(nèi)的pJFET接觸則由區(qū)域1430作為PJFET的源、1432作為其溝道、區(qū)域1434作為其漏、區(qū)域1436作為其阱接觸而區(qū)域1438 作為其柵極區(qū)構(gòu)成。在可選實施例中，進(jìn)行注入劑量和能量變化的多次離子注入，注入多晶硅內(nèi)的η型和ρ型摻雜物來形成阱接觸、源、漏和柵極區(qū)。在將JFET的各區(qū)域擴(kuò)散入硅之后，就進(jìn)行柵極圖案化處理。使用光刻工藝，先在晶片上涂覆一層抗反射涂層，其后是一層光刻膠。正如本領(lǐng)域普通技術(shù)人員所知的那樣， 這些層的厚度取決于對光刻膠的選擇。暴露光刻膠層并在光刻膠上描繪各端，在圖15中標(biāo)記為1510。本發(fā)明的可選實施例包括其他圖案化光刻膠的方法，包括壓印光刻法和電子束光刻法。用光刻膠作掩模，首先蝕刻多晶硅上的保護(hù)層。接著蝕刻多晶硅層，使其帶有直達(dá)多晶硅層底部的開槽，諸如1512。這一步驟1500所示將各端電性隔離。為了圖案化光刻膠，可以使用各種工藝，諸如光學(xué)光刻法、浸潤光刻法、壓印光刻法、直接寫入電子束光刻法、χ射線光刻法或者遠(yuǎn)紫外光刻法等。圖16a是在摻雜ρ溝道JFET的柵和漏/源之間的連結(jié)區(qū)之后硅晶片的橫截面。 在蝕刻多晶硅層之后，對重?fù)诫s區(qū)和溝道之間的區(qū)域進(jìn)行摻雜，以在源和溝道以及漏和溝道之間形成低傳導(dǎo)率路徑。這在此稱為連結(jié)區(qū)(1620、1622、1652和16M)。圖16a示出了為pJFET形成的連結(jié)區(qū)。包含nJFET的晶片部分在此步驟期間由光刻膠1610所覆蓋，同時使用諸如離子注入或等離子浸潤注入等的合適摻雜工藝來摻雜PJFET的連結(jié)區(qū)1620和 1622。形成連結(jié)區(qū)直至結(jié)的深度，其深度與相鄰的源和漏極區(qū)深度無關(guān)，并且設(shè)計連結(jié)區(qū)在源/漏和溝道之間提供極低電阻率連接。圖16b是在摻雜η溝道JFET的柵和漏/源之間的連結(jié)區(qū)之后硅晶片的橫截面。對象1650是用來覆蓋要阻止注入的區(qū)域的光刻膠，該區(qū)域內(nèi)包含pJFET。硅中區(qū)域1652和 1654是通過η型摻雜物注入形成的連結(jié)區(qū)。在離子注入之后，通過快速熱退火工藝激活摻雜物。還執(zhí)行溫度在700C至950C之間持續(xù)時間在10秒至20分鐘的氧化步驟，用來氧化在蝕刻期間遭損壞的硅區(qū)。圖17示出了在用諸如二氧化硅等的絕緣材料填充各多晶硅塊之間間隙并在隨后使用諸如化學(xué)機(jī)械拋光等的方法進(jìn)行處理以提供與多晶硅層處于同一水平面的接近平坦的表面之后晶片的橫截面。通過使用化學(xué)汽相沉積或等離子輔助化學(xué)汽相沉積沉積二氧化硅從而在各多晶硅塊之間填充絕緣材料的技術(shù)是在半導(dǎo)體制造中廣泛使用的一種技術(shù)。一種這樣的工藝通過在氣相硅烷和氧氣之間進(jìn)行低溫等離子活化反應(yīng)來實現(xiàn)氧化物的沉積。 最后移除保護(hù)層1410，裸露出多晶硅表面。圖18是在露出的多晶硅表面上形成自對準(zhǔn)硅化物層之后硅晶片的橫截面。在多晶硅表面上沉積一層諸如鎳、鈷、鈦、鉬、鈀或其他難熔金屬的金屬并進(jìn)行退火，使得露出的多晶硅區(qū)域與該金屬層形成二元化合物，稱為“金屬硅化物層”。金屬硅化物層是極高傳導(dǎo)性物質(zhì)。優(yōu)選地在原子清潔的多晶硅表面沉積厚度在50Α至1000Α之間的金屬。在 200C至800C的溫度下在快速退火爐中加熱晶片10秒到30分鐘之間的時間段以選擇性地在金屬與硅或多晶硅層接觸處的形成硅化物。在金屬層和硅之間的反應(yīng)發(fā)生之后，通過不影響硅化物層的化學(xué)蝕刻處理來從晶片中移除多余的金屬。使用適當(dāng)溶劑選擇性地蝕刻掉未反應(yīng)的金屬，僅在露出的硅和多晶硅區(qū)1801上留下金屬硅化物。對于鈦和鈷，可以在室溫下適當(dāng)使用比例在1 0. 1到1 10之間的過氧化氫和氫氧化銨的混合物，雖然也可以使用高于室溫的溫度。于是，就在多晶硅上形成了自對齊的硅化物層。圖18示出了在多晶硅的源、漏、柵和阱抽頭上形成硅化物層之后器件的橫截面。這一多晶硅層還可用作局部互連，藉此帶有硅化物的η型多晶硅和P型多晶硅區(qū)域就用來制作歐姆接觸。下一步的處理包括沉積電介質(zhì)(氧化物)層，在氧化物層中蝕刻接觸孔，形成用于源、漏、柵和阱抽頭端的接觸孔，接著是在半導(dǎo)體芯片形成實際操作中常規(guī)的金屬互連形成工藝。圖19中示出了在沉積電介質(zhì)并蝕刻接觸孔之后的晶片橫截面。圖20中示出了金屬的沉積和蝕刻?？蓪@一過程進(jìn)行適應(yīng)性修改以伴隨JFET —起制作MOS晶體管。這一適應(yīng)性修改的一種應(yīng)用是在芯片上包括兼容CMOS的I/O。接下來將描述制造MOS晶體管的工藝。圖21示出了在形成用于JFET和MOSFET的η阱和ρ阱之后晶片的橫截面。還完成了為MOSFET 的閾值(Vt)調(diào)節(jié)注入。此外，還完成了 JFET溝道區(qū)的形成。在晶片上生長一層?xùn)艠O電介質(zhì)(氧化物或氮化氧化物)。從晶片中移除該層氧化物，除了圍繞MOSFET柵極的區(qū)域之外。 該氧化層示出為對象2110。在本發(fā)明的可選實施例中，在生長氧化物之后立刻在柵極電介質(zhì)頂部沉積一薄層非晶硅。這一非晶硅層的厚度足以防止在下一光掩模和蝕刻步驟中對下層?xùn)艠O電介質(zhì)的損害。這一多晶硅層的優(yōu)選厚度在IOA至5000Α之間。在本發(fā)明的一個可選實施例中，首先形成氧化層，然后在形成JFET的溝道。接著如圖22所示，在晶片上沉積多晶硅層。多晶硅層由標(biāo)記為2220的氧化物保護(hù)層覆蓋。用光刻法在晶片上定義某些區(qū)域，以便從晶片中選擇性地移除光刻膠層，并用 η型和P型摻雜物注入露出的區(qū)域。該圖示出了帶有選擇性摻雜區(qū)的多晶硅層。區(qū)域2210 為P型摻雜，區(qū)域2212為η型摻雜，區(qū)域2214為ρ型摻雜而區(qū)域2216為η型摻雜。摻雜這些區(qū)域的參數(shù)與圖13中描述的參數(shù)相同。下一步是如圖23所示，在多晶硅上定義柵極和其余的電極。要完成這一步，首先需要在光刻膠層2330上定義圖案。接著使用該光刻膠層作為掩模，蝕刻多晶硅層以定義電極。區(qū)域2310形成NMOS的阱抽頭，區(qū)域2312形成NMOS的源極，區(qū)域2314形成NMOS的柵極，區(qū)域2316形成NMOS的漏極，區(qū)域2320形成PMOS的源極，區(qū)域2322形成PMOS的柵極、 區(qū)域23Μ形成PMOS的漏極的漏區(qū)，而區(qū)域23 形成PMOS的阱抽頭。在蝕刻多晶硅層之后，執(zhí)行短氧化周期以在硅表面形成厚度在20A至500A之間的氧化物。執(zhí)行額外的加熱周期用來將摻雜物從漏、源和阱抽頭區(qū)域內(nèi)的多晶硅擴(kuò)散入硅，同時控制摻雜物從多晶硅到柵極電介質(zhì)和到溝道區(qū)的擴(kuò)散。圖M示出了通過離子注入形成在源、漏和溝道區(qū)之間的連結(jié)。對于NM0S，在源和溝道以及在漏和溝道之間的連結(jié)是通過分別離子注入標(biāo)記為Mio和M12的η型摻雜物而形成的。對于PM0S，在源和溝道以及在漏和溝道之間的連結(jié)是通過分別離子注入標(biāo)記為對20和對22的ρ型摻雜物而形成的。執(zhí)行快速熱退火以活化注入。晶片的橫截面與圖17 中所示極為類似。晶片由圖17至20中描述的方法進(jìn)行處理。圖25中示出了在同一晶片上形成JFET和MOSFET的完整流程。正如此處要描述的，以這種方式制造的MOS晶體管具有勝過構(gòu)造MOS晶體管的常規(guī)方法的諸多優(yōu)點。常規(guī)MOS晶體管具有用來將高摻雜的源/漏極區(qū)與柵極隔離開的間隔物。間隔物的尺寸依賴于豎向多晶硅尺寸和其他工藝參數(shù)，并且無法在橫向上按比例縮小。而MOS 晶體管的當(dāng)前實施例使用光刻法來隔離源/漏與柵極區(qū)，使得此結(jié)構(gòu)可在橫向上按比例縮常規(guī)MOS晶體管在間隔物下具有輕摻雜的源和漏極區(qū)，這限制了源極的注入效率，或者說限制了可由晶體管控制的最大電流。MOS晶體管的當(dāng)前實施例使用連結(jié)區(qū)作為源極和漏極結(jié)，并允許獨立控制對此區(qū)域的摻雜。常規(guī)MOS晶體管則具有對稱的源極和漏極區(qū)。本實施例通過不對稱地將源極和漏極多晶硅接觸與柵極隔開，允許形成不對稱的源極和漏極結(jié)。常規(guī)MOS晶體管具有對源/漏與柵極端的可變接觸深度；直接在硅上做出對源/ 漏極端的接觸，而對柵極端的接觸則是在比源/漏結(jié)有所提高的多晶硅上做出。MOS晶體管的這一實施例蝕刻出的接觸孔都是對多晶硅的。從而使得所有孔的深度一致。
由于淺源/漏結(jié)以及在這些結(jié)上形成的硅化物強(qiáng)加的限制，使得常規(guī)MOS晶體管不得不兼顧短溝道性能。MOS晶體管的這一實施例則通過為所有各結(jié)在多晶硅頂部放置硅化物而去除了這一限制。同樣地，硅中的淺源/漏結(jié)則通過擴(kuò)散來自多晶硅的摻雜物形成， 而這一擴(kuò)散是一個更為緩慢且更加可控的過程。這一構(gòu)造JFET和MOSFET的方法允許在蝕刻接觸孔之前就存在有平坦表面。它還確保了移除的多晶硅的量是有限的，而這對實現(xiàn)統(tǒng)一等離子蝕刻而言是很重要的。周知硅晶片上多晶硅圖案密度的變化是多晶硅蝕刻率變化的原因。在本方法中，上述問題通過多晶硅的圖案密度要遠(yuǎn)大于常規(guī)工藝技術(shù)這一事實而得以克服。同樣地，對各個結(jié)的接觸由多晶硅層分隔，讓淺源和漏結(jié)的形成極為便利。圖25中的各步驟在圖沈-30中進(jìn)一步示出。圖沈示出了在形成隔離區(qū)Q610)、標(biāo)記為沈01用于形成NMOS晶體管的ρ阱、標(biāo)記為沈02用于形成nJFET的另一 ρ阱之后硅晶片的橫截面。同樣還形成了用于PMOS晶體管和pJFET的對應(yīng)阱結(jié)構(gòu)，但是出于簡明的目的而被省略。在硅內(nèi)為MOS晶體管執(zhí)行Vt調(diào)節(jié)注入之后，對整片晶片執(zhí)行柵極氧化并在晶片上生長范圍在IOA至100A之間厚度合適的柵極電介質(zhì)層。在此圖中視為層沈20。在本發(fā)明的可選實施例中，柵極電介質(zhì)用高介電系數(shù)材料構(gòu)成，諸如硅酸鉿以及本領(lǐng)域普通技術(shù)人員已知的類似材料。圖27示出了已執(zhí)行下列各步之后的晶片橫截面。首先，通過濕法蝕刻或者諸如等離子蝕刻之類的合適技術(shù)從要形成JFET溝道的區(qū)域中選擇性地移除柵極電介質(zhì)。接著，通過離子注入形成JFET溝道，標(biāo)記為對象2710。在溝道形成之后，在晶片上沉積一層多晶材料。該層標(biāo)記為2720。用適當(dāng)摻雜物注入JFET和MOS晶體管的柵極電極。NMOS晶體管和pJFET的柵極區(qū)用砷、磷或銻進(jìn)行η型重?fù)诫s。PMOS晶體管和nJFET的柵極電極區(qū)用ρ型摻雜物，即硼注入。柵極電極區(qū)用范圍在1. OxlO1Vcm2至1. OxlO1Vcm2的重劑量摻雜物進(jìn)行注入。本發(fā)明的可選實施例包括用于形成MOS和JFET晶體管柵極電極區(qū)的多個注入步驟。加熱晶片使得摻雜物遍布多晶硅層。在晶片上設(shè)置光掩模并蝕刻多晶硅層以定義晶體管的柵極電極，如圖觀所示。對象觀10形成NMOS晶體管的柵極，而對象觀20形成nJFET晶體管的柵極電極。NMOS晶體管的柵極用η型多晶硅形成，而nJFET的柵極用ρ型多晶硅形成。在定義柵極之后，執(zhí)行短氧化周期來從多晶硅表面移除損壞。接著沉積氧化物和氮化物層并對其進(jìn)行非均質(zhì)蝕刻， 以形成鄰近柵極電極的間隔物。在間隔物形成結(jié)束時，晶片的橫截面示出了兩側(cè)皆由間隔物圍繞的柵極電極。標(biāo)記為觀30的對象是圍繞柵極的間隔物。應(yīng)該注意到nJFET島(對象沈02)上的多晶硅之下不具有用來阻止蝕刻的氧化物層。于是，多晶硅蝕刻處理必需小心進(jìn)行，以防止對多晶硅的過度蝕刻并防止蝕刻入硅中。防止對多晶硅過度蝕刻的工藝步驟已在上文中有所描述。圖四示出了在形成MOS和JFET晶體管的源和漏區(qū)之后硅晶片的橫截面。處理步驟包括為NMOS晶體管形成輕摻雜漏極(LDD)區(qū)。這可以通過在NMOS區(qū)域沈01內(nèi)選擇性地離子注入η型摻雜物來實現(xiàn)。該步驟也可以通過注入極性相反的摻雜物(ρ型)以防止因源極和源極的耗盡區(qū)彼此觸及引起的稱為“穿通(punch through)”現(xiàn)象而得以實現(xiàn)。這一步驟稱為“反穿通”注入。執(zhí)行LDD和反穿通注入的入射角范圍是在與晶片完全垂直到離垂直有60%傾斜之間。這些區(qū)域在圖四內(nèi)被標(biāo)記為四10。執(zhí)行類似的處理以在JFET的溝道與源和漏極區(qū)之間創(chuàng)建低電阻區(qū)(連結(jié))。這些連結(jié)鄰近JFET的柵極形成，被標(biāo)記為對象四20。通過離子注入η型雜質(zhì)來為NMOS和nJFET晶體管形成源極和漏極區(qū)。為形成 NMOS的源極和漏極端進(jìn)行的η型離子注入是已良好既定的工藝。對于nJFET，源和漏的摻雜類型與柵極的相反。調(diào)節(jié)源極和漏極的注入?yún)?shù)以確保用于形成這些端的η型摻雜物不會翻轉(zhuǎn)柵極區(qū)的極性。通過用劑量在1. OxlO1Vcm2至1. OxlO1Vcm2之間的η型或ρ型摻雜物進(jìn)行注入而將JFET的柵極摻雜維持在一較高量級?；诙嗑Ч韬穸冗x擇注入能量。保持JFET的源極和漏極摻雜低于柵極摻雜，以確保不會發(fā)生柵極摻雜的反轉(zhuǎn)。NMOS晶體管的源極和漏極區(qū)分別標(biāo)記為四50和四52，而nJFET的源極和漏極區(qū)則分別標(biāo)記為和 2956。 圖30a示出了在形成接觸孔和金屬連接之后硅晶片的橫截面。在源極和漏極形成之后，通過沉積一層諸如鈷、鎳、鈦、鉬之類的金屬、加熱晶片以使金屬與露出的硅表面反應(yīng)而生成硅化物化合物來形成自對齊的硅化物。通過濕法化學(xué)蝕刻洗去不用的金屬。隨后則如圖30a所示，以低于600C的溫度沉積一層氧化物作為電介質(zhì)層來覆蓋整片晶片。在電介質(zhì)層內(nèi)蝕刻接觸孔3010。在晶片上沉積單層或多層金屬合金，通過光刻工藝對其進(jìn)行圖案化，隨后蝕刻該金屬層以形成從晶體管引出的互連，如對象3020所示。在圖30b中示出了 NMOS和nJFET的布局。NMOS晶體管的源、漏和柵極區(qū)分別標(biāo)記為3050、3051和3(^4。它們各自的接觸孔則標(biāo)記為3060、3061和3064。類似地，nJFET的源、漏和柵極區(qū)分別標(biāo)記為 3052,3053和3055，而它們各自的接觸孔則分別標(biāo)記為3062、3063和3065。
權(quán)利要求
1.一種結(jié)型場效應(yīng)晶體管，包括 半導(dǎo)體襯底；具有第一傳導(dǎo)類型的第一雜質(zhì)區(qū)，形成在所述襯底內(nèi)；具有第一傳導(dǎo)類型的第二雜質(zhì)區(qū)，形成在所述襯底內(nèi)并與所述第一雜質(zhì)區(qū)分隔開； 具有第一傳導(dǎo)類型的溝道區(qū)，位于所述第一和第二雜質(zhì)區(qū)之間，其中所述溝道區(qū)具有小于IOOnm的最大長度；具有第二傳導(dǎo)類型的柵極電極區(qū)，所述柵極電極區(qū)形成在所述半導(dǎo)體襯底的頂面上； 具有第二傳導(dǎo)類型的柵極區(qū)，所述柵極區(qū)形成在所述襯底內(nèi)，其中所述柵極電極區(qū)包括高帶隙材料，與在柵極電極區(qū)中不使用高帶隙材料的不同結(jié)型場效應(yīng)晶體管相比，所述高帶隙材料有助于所述結(jié)型場效應(yīng)晶體管的較快的切換速度和較低的功耗；其中所述溝道區(qū)具有與所述柵極電極區(qū)的側(cè)壁以及所述柵極區(qū)的側(cè)壁對準(zhǔn)的側(cè)壁。
2.如權(quán)利要求1所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化硅。
3.如權(quán)利要求1所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化硅鍺。
4.如權(quán)利要求1所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化硅的3C、4H和6H相之一。
5.如權(quán)利要求1所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括從鎵、 鋁、砷化物和磷化物的組中選出的各種化合物半導(dǎo)體。
6.如權(quán)利要求1所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料增加?xùn)偶壷翜系澜Y(jié)處的正向偏置電壓，從而能夠?qū)⑤^高的電源電壓施加到所述結(jié)型場效應(yīng)晶體管，導(dǎo)致更快的切換速度。
7.如權(quán)利要求6所述的結(jié)型場效應(yīng)晶體管，其特征在于，與在所述柵極電極區(qū)中不使用所述高帶隙材料的不同結(jié)型場效應(yīng)晶體管的0. 5伏相比，所述較高的電源電壓包括約 0. 65 伏。
8.如權(quán)利要求1所述的結(jié)型場效應(yīng)晶體管，其特征在于，在所述結(jié)型場效應(yīng)晶體管的 ON狀態(tài)期間柵極-溝道二極管弱正向偏置時，所述高帶隙材料降低柵極至溝道結(jié)的漏電流，導(dǎo)致較低的功耗。
9.一種用于制造結(jié)型場效應(yīng)晶體管的方法，所述方法包括 在半導(dǎo)體襯底中形成具有第一傳導(dǎo)類型的第一雜質(zhì)區(qū)； 在半導(dǎo)體襯底中形成具有第一傳導(dǎo)類型的第二雜質(zhì)區(qū)；在所述第一和第二雜質(zhì)區(qū)之間形成具有第一傳導(dǎo)類型的溝道區(qū)，其中所述溝道區(qū)具有小于IOOnm的最大長度；形成具有第二傳導(dǎo)類型的柵極電極區(qū)，使所述柵極電極區(qū)形成在所述半導(dǎo)體襯底的頂面上；形成具有第二傳導(dǎo)類型的柵極區(qū)，所述柵極區(qū)形成在所述襯底內(nèi)， 形成高帶隙材料，與在柵極電極區(qū)中不使用高帶隙材料的不同結(jié)型場效應(yīng)晶體管相比，所述高帶隙材料有助于所述結(jié)型場效應(yīng)晶體管的較快的切換速度和較低的功耗； 其中所述溝道區(qū)具有與所述柵極電極區(qū)的側(cè)壁以及所述柵極區(qū)的側(cè)壁對準(zhǔn)的側(cè)壁。
10.如權(quán)利要求9所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化娃。
11.如權(quán)利要求9所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化硅鍺。
12.如權(quán)利要求9所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化硅的3C、4H和6H相之一。
13.如權(quán)利要求9所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括從鎵、 鋁、砷化物和磷化物的組中選出的各種化合物半導(dǎo)體。
14.如權(quán)利要求9所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料增加?xùn)偶壷翜系澜Y(jié)處的正向偏置電壓，從而能夠?qū)⑤^高的電源電壓施加到所述結(jié)型場效應(yīng)晶體管，導(dǎo)致更快的切換速度。
15.如權(quán)利要求14所述的結(jié)型場效應(yīng)晶體管，其特征在于，與在所述柵極電極區(qū)中不使用所述高帶隙材料的不同結(jié)型場效應(yīng)晶體管的0. 5伏相比，所述較高的電源電壓包括約 0. 65 伏。
16.如權(quán)利要求9所述的結(jié)型場效應(yīng)晶體管，其特征在于，在所述結(jié)型場效應(yīng)晶體管的 ON狀態(tài)期間柵極-溝道二極管弱正向偏置時，所述高帶隙材料降低柵極至溝道結(jié)的漏電流，導(dǎo)致較低的功耗。
17.—種包括一個或多個器件的電子電路，其中所述電子電路的至少一個器件包括結(jié)型場效應(yīng)晶體管，所述結(jié)型場效應(yīng)晶體管包括半導(dǎo)體襯底；具有第一傳導(dǎo)類型的第一雜質(zhì)區(qū)，形成在所述襯底內(nèi)；具有第一傳導(dǎo)類型的第二雜質(zhì)區(qū)，形成在所述襯底內(nèi)并與所述第一雜質(zhì)區(qū)分隔開； 具有第一傳導(dǎo)類型的溝道區(qū)，位于所述第一和第二雜質(zhì)區(qū)之間，其中所述溝道區(qū)具有小于IOOnm的最大長度；具有第二傳導(dǎo)類型的柵極電極區(qū)，所述柵極電極區(qū)形成在所述半導(dǎo)體襯底的頂面上； 具有第二傳導(dǎo)類型的柵極區(qū)，所述柵極區(qū)形成在所述襯底內(nèi)； 其中所述柵極電極區(qū)由高帶隙材料形成，與在柵極電極區(qū)中不使用高帶隙材料的不同結(jié)型場效應(yīng)晶體管相比，所述高帶隙材料有助于所述結(jié)型場效應(yīng)晶體管的較快的切換速度和較低的功耗；其中所述溝道區(qū)具有與所述柵極電極區(qū)的側(cè)壁以及所述柵極區(qū)的側(cè)壁對準(zhǔn)的側(cè)壁。
18.如權(quán)利要求17所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化娃。
19.如權(quán)利要求17所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化硅鍺。
20.如權(quán)利要求17所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括碳化硅的3C、4H和6H相之一。
21.如權(quán)利要求17所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料包括從鎵、 鋁、砷化物和磷化物的組中選出的各種化合物半導(dǎo)體。
22.如權(quán)利要求17所述的結(jié)型場效應(yīng)晶體管，其特征在于，所述高帶隙材料增加?xùn)偶壷翜系澜Y(jié)處的正向偏置電壓，從而能夠?qū)⑤^高的電源電壓施加到所述結(jié)型場效應(yīng)晶體管， 導(dǎo)致更快的切換速度。
23.如權(quán)利要求22所述的結(jié)型場效應(yīng)晶體管，其特征在于，與在所述柵極電極區(qū)中不使用所述高帶隙材料的不同結(jié)型場效應(yīng)晶體管的0. 5伏相比，所述較高的電源電壓包括約 0. 65 伏。
24.如權(quán)利要求17所述的結(jié)型場效應(yīng)晶體管，其特征在于，在所述結(jié)型場效應(yīng)晶體管的ON狀態(tài)期間柵極-溝道二極管弱正向偏置時，所述高帶隙材料降低柵極至溝道結(jié)的漏電流，導(dǎo)致較低的功耗。
全文摘要
本發(fā)明描述了一種在硅中使用結(jié)型場效應(yīng)晶體管構(gòu)造互補(bǔ)邏輯電路的方法。本發(fā)明理想地適用于深亞微米尺寸，尤其適于65nm以下。本發(fā)明的基礎(chǔ)是在增強(qiáng)模式下工作的互補(bǔ)結(jié)型場效應(yīng)晶體管。JFET的速度-功率性能在亞70納米尺寸下變得能夠與CMOS器件相比。然而，JFET的最大電源電壓仍然限制在內(nèi)建電勢(二極管壓降)以下。為了滿足某些要求對外部電路的接口驅(qū)動至更高電壓電平的應(yīng)用，本發(fā)明還包括用于在與JFET器件相同的襯底上構(gòu)造CMOS器件的結(jié)構(gòu)和方法。
文檔編號H01L29/10GK102332472SQ201110282710
公開日2012年1月25日 申請日期2006年10月30日 優(yōu)先權(quán)日2005年10月28日
發(fā)明者A·K·卡泊 申請人:蘇伏特股份有限公司