專利名稱：集成電路的阻斷電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種集成電路的阻斷電路(bar circuit)，特別是有關(guān)于晶片上電感器電路的阻斷電路。
(2)背景技術(shù)當(dāng)集成電路元件朝縮小尺寸方面設(shè)計(jì)時，將不同各種功能整合至相同集成電路晶片的要求也隨之增加。舉例來說，攜帶式無線通訊產(chǎn)品已經(jīng)成為高占有率的消費(fèi)性產(chǎn)品，若干產(chǎn)品在10-20億赫茲(1-2GHz)頻率的范圍間操作；結(jié)果產(chǎn)生了整合射頻前端電路至高產(chǎn)能的硅集成電路制程的要求，并允許模擬、數(shù)字、射頻等功能組合至同一集成電路晶片。然而，以硅制程技術(shù)想要制造通訊上所用的射頻電路所需的具有高品質(zhì)系數(shù)(high quality factors，Q)的電感器，仍有若干窒礙難行的問題需克服。
人們在硅集成電路技術(shù)中整合高品質(zhì)系數(shù)電感器上進(jìn)行許多的努力，但至多只有3-8不等的品質(zhì)系數(shù)；利用硅制程技術(shù)產(chǎn)生這樣的問題，部分是因?yàn)楣璧撞牡碾妼?dǎo)造成電感器的流失。當(dāng)頻率接近自諧振頻率(self-resonant frequency)時，電感(inductance)值會隨之降低，這是眾所皆知的事。在導(dǎo)電性硅底材中所流失的電感器，是可以藉助于連接至硅底材的雜散電容具有相對較大值與導(dǎo)體而增加。
因此，努力的方向有，在硅制程技術(shù)中，于底材蝕刻出一凹槽，將由氧化物包圍、螺旋形式的電感器沉積其中。此外，利用5或6層級金屬BiCMOS技術(shù)提供較高品質(zhì)系數(shù)的電感器。上述做法的優(yōu)點(diǎn)是，這些被氧化物包圍中的電感器被大量的絕緣結(jié)構(gòu)與金屬層隔開，使之遠(yuǎn)離硅底材。但無論如何，對于CMOS制程技術(shù)中只需2至4層級的結(jié)構(gòu)而言，實(shí)在是過剩了。
如圖1所示，為整體模式(monolithic-mode)晶片上的電感器(on-chipinductor)的一般電路模式，Ls表示本征電感器(intrinsic inductor)；Rs為寄生電容(parasitic capacitance)；Cp為晶片上電感器的一寄生電容；Cox為晶片上電感器與底材的間的電容；及Rb表示模擬渦流電流部分的電阻；Cox與Rb皆會因底材而流失。當(dāng)晶片上的電感器在操作模式時，交流電流會產(chǎn)生磁通量的改變，進(jìn)而感應(yīng)底材中的渦流電流產(chǎn)生；另外，點(diǎn)感器本身亦視為一能量容器，在底材中愈多的渦流電流產(chǎn)生意味著愈多的能量流失，相當(dāng)于品質(zhì)系數(shù)的降低。此外，經(jīng)由底材的電感器的串音(cross talk)也會發(fā)生。
一般而言，保護(hù)環(huán)(guard ring)可以用來避免串音效應(yīng)；然而，渦流電流仍然存在，并且造成電感器品質(zhì)的下降。另一方面，金屬遮蔽(metal shield)也可用來減少渦流電流，但是會犧牲電感器的效能。
(3)發(fā)明內(nèi)容本發(fā)明的主要目的在于提供一集成電路中的阻斷電路；此阻斷電路利用增加一半導(dǎo)體底材的阻抗減少串音效應(yīng)及減少由集成電路的電感器所感應(yīng)的渦流電流。
本發(fā)明的另一目的在于提供一晶片上電路中的阻斷電路。在一半導(dǎo)體底材中一般長條井下方的長條深井可以減少半導(dǎo)體底材所導(dǎo)致的電磁干擾效應(yīng)(EMI)。
根據(jù)以上所述的目的，本發(fā)明提供一種減少集成電路串音(cross talk)與渦流電流(eddy current)的一阻斷電路(bar circuit)，其阻斷電路包括具有一第一導(dǎo)電性的一半導(dǎo)體底材；于半導(dǎo)體底材中的具有一第二導(dǎo)電性的一第一長條井；及于半導(dǎo)體底材中的具有第二導(dǎo)電性的一第二長條井，第二長條井于第一長條井下方，并與第一長條井下方相鄰，藉以形成一連接阻障以阻斷串音與渦流電流。
為進(jìn)一步說明本發(fā)明的目的、結(jié)構(gòu)特點(diǎn)和效果，以下將結(jié)合附圖對本發(fā)明進(jìn)行詳細(xì)的描述。
(4)


圖1為說明先前技術(shù)的部份等效電路的示意圖。
圖2是根據(jù)本發(fā)明一實(shí)施例的具有晶片上電感器的集成電路的部分正面結(jié)構(gòu)示意圖。
圖3A至圖3D是根據(jù)圖2中2-2切線的多種結(jié)構(gòu)的剖面示意圖。
(5)具體實(shí)施方式
當(dāng)本發(fā)明以如下的實(shí)施例詳細(xì)描述的時，熟悉此領(lǐng)域的人士應(yīng)有所認(rèn)知，還可在不脫離本發(fā)明精神的情況下提出種種的等效修正與替換。所運(yùn)用來揭示的結(jié)構(gòu)或方法并不僅局限于特定的晶片上電感器電路，而圖示亦是用來加以說明較佳實(shí)施例，而非加以限縮本發(fā)明范圍。
本發(fā)明的存儲器陣列的不同部分并沒有依照尺寸繪圖。某些尺度與其他相關(guān)尺度相比已經(jīng)被夸張，以提供更清楚的描述和本發(fā)明的理解。另外，雖然在這里畫的實(shí)施例是以具有寬度與深度在不同階段的二維中顯示，應(yīng)該很清楚地了解到所顯示的區(qū)域只是晶片上電感器電路的一部份，其中可能包含許多在三維空間中排列的元件。相對地，在制造實(shí)際的元件時，圖示的區(qū)域具有三維的長度，寬度與高度。
本發(fā)明提供一種減少集成電路串音(cross talk)與渦流電流(eddy current)的一阻斷電路(bar circuit)，其阻斷電路包括具有一第一導(dǎo)電性的一半導(dǎo)體底材；一電感器元件于半導(dǎo)體底材上；具有一第二導(dǎo)電性的數(shù)個第一長條井于半導(dǎo)體底材中及電感器元件的下；及具有第二導(dǎo)電性的數(shù)個第二長條井于半導(dǎo)體底材中，此第二長條井于第一長條井下方，并與第一長條井下方相鄰，藉以形成一連接阻障以阻斷串音與渦流電流。
圖2為本發(fā)明一實(shí)施例部分正視示意圖，用以說明根據(jù)本發(fā)明的具有晶片上電感器的集成電路的結(jié)構(gòu)。一晶方10包括一半導(dǎo)體底材12，例如砷化鎵、有摻雜或非摻雜硅、或是鍺等等；在半導(dǎo)體底材12中有若干長條井14。特別要強(qiáng)調(diào)的是，這些長條井的排列不限于圖2中所示的，其可以是任何的安排形式。在半導(dǎo)體底材12上形成一導(dǎo)電層，其經(jīng)圖案移轉(zhuǎn)以形成一平面螺型電感器16；當(dāng)然，電感器的幾何形狀亦不限于圖上所示的形狀。
接著，圖3為圖2中以2-2為切線的部份剖面示意圖。為簡化說明起見，部份層數(shù)與元件并沒有顯示于圖上。在半導(dǎo)體底材12上為螺型電感器16，在第一個實(shí)施例中，半導(dǎo)體底材12為P型硅底材。在半導(dǎo)體底材12中的長條井14則為N型。本發(fā)明的關(guān)鍵是，在長條井14下方、與長條井14相鄰處有若干長條深井15；長條深井15具有較長條井14多的N型摻質(zhì)，并形成P-N-P連接阻障(junctionbarrier)。長條深井15的深度約在半導(dǎo)體底材12的表面下約3-5微米；另外，長條井14可連接至外部高電壓(Vdd)或是浮接狀態(tài)(floating)。
當(dāng)螺型電感器16在操作模式下，會產(chǎn)生磁通量的變化，因而在半導(dǎo)體底材12中產(chǎn)生渦流電流，由長條深井15、長條井14與半導(dǎo)體底材12互相配合所形成的P-N-P連接阻障則可以阻斷此操作中螺型電感器16所感應(yīng)的渦流電流。另外，長條深井15的形成可以增加半導(dǎo)體底材12的阻抗，進(jìn)而消除經(jīng)由半導(dǎo)體底材12深層區(qū)域的串音(cross talk)發(fā)生的可能性。
參照圖3B為本發(fā)明結(jié)構(gòu)的第二個實(shí)施例。半導(dǎo)體底材12摻以P型離子，長條深井15與長條井14則是摻以不同濃度的N型離子。在第二個實(shí)施例中，在長條井14形成另一長條P井17，長條P井17則可以連接至外部低電壓(Vss)或是浮接狀態(tài)。
圖3C為本發(fā)明的第三個實(shí)施例示意圖。半導(dǎo)體底材12摻以N型離子，長條深井15與長條井14則是摻以不同濃度的P型離子。而在第三個實(shí)施例中是形成N-P-N連接阻障，其亦可以阻斷螺型電感器16所感應(yīng)的渦流電流，并減少串音效應(yīng)；長條井14可連接至外部低電壓(Vss)或是浮接狀態(tài)。
圖3D為本發(fā)明的第四個實(shí)施例示意圖。半導(dǎo)體底材12摻以N型離子，長條深井15與長條井14則是摻以不同濃度的P型離子。長條井14形成另一長條N井18，長條N井18則可以連接至外部高電壓(Vdd)或是浮接狀態(tài)。本發(fā)明中的P-N-P連接阻障與N-P-N連接阻障，皆可以阻斷螺型電感器16所感應(yīng)的渦流電流，并減少串音效應(yīng)。這樣，電感器的能量不會在半導(dǎo)體底材中被消耗掉；另外，本發(fā)明結(jié)構(gòu)可以改善品質(zhì)系數(shù)與降低半導(dǎo)體底材中的雜訊。特別要強(qiáng)調(diào)的是，在沒有增加制程復(fù)雜性的優(yōu)點(diǎn)下，對于射頻與混合模式的產(chǎn)品也可以利用本發(fā)明的長條深井。
本發(fā)明提供具有晶片上電感器的集成電路中深井的結(jié)構(gòu)。長條深井藉由阻斷感應(yīng)渦流電流與減少經(jīng)由半導(dǎo)體底材深層區(qū)域的串音效應(yīng)，來達(dá)到改善集成電路的品質(zhì)系數(shù)的目的，這樣，集成電路的整體效能也能隨之增加。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用以限定本發(fā)明的申請專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或替換，均應(yīng)包含在本申請權(quán)利要求所限定的專利保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種減少集成電路串音與渦流電流的阻斷電路，其特征在于，包括具有一第一導(dǎo)電性的一半導(dǎo)體底材；具有一第二導(dǎo)電性的一于該半導(dǎo)體底材中的第一長條井；及具有該第二導(dǎo)電性的一于該半導(dǎo)體底材中的第二長條井，該第二長條井于該第一長條井下方，并與該第一長條井下方相鄰，藉以形成一連接阻障以阻斷該串音與該渦流電流。
2.如權(quán)利要求1所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的第一導(dǎo)電性與該第二導(dǎo)電性相反。
3.如權(quán)利要求1所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的第一長條井可連接至一外部電壓。
4.如權(quán)利要求1所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的第一長條井可為浮接狀態(tài)。
5.如權(quán)利要求1所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的第二長條井有一摻質(zhì)濃度不同于該第一長條井所具有的摻質(zhì)濃度。
6.如權(quán)利要求1所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的集成電路至少包括一于該第一長條井上方的晶片上電感器。
7.如權(quán)利要求1所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，還包括于該第一長條井中的具有該第一導(dǎo)電性的一第三長條井。
8.如權(quán)利要求7所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的第三長條井可以連接至一外部電壓。
9.如權(quán)利要求7所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的第三長條井可以為浮接狀態(tài)。
10.一種減少集成電路串音與渦流電流的阻斷電路，其特征在于，包括具有一第一導(dǎo)電性的一半導(dǎo)體底材；一電感器元件于該半導(dǎo)體底材上；具有一第二導(dǎo)電性的復(fù)數(shù)個第一長條井于該半導(dǎo)體底材中及該電感器元件的下；及于該半導(dǎo)體底材中的具有該第二導(dǎo)電性的數(shù)個第二長條井，該第二長條井于該第一長條井下方，并與該第一長條井下方相鄰，藉以形成一連接阻障以阻斷該串音與該渦流電流。
11.如權(quán)利要求10所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的第一導(dǎo)電性與該第二導(dǎo)電性相反。
12.如權(quán)利要求10所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的該第一長條井還包括數(shù)個第三長條井于該第一長條井中。
13.如權(quán)利要求12所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的該第三長條井具有該第一導(dǎo)電性。
14.如權(quán)利要求10所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的該第二長條井位于距該半導(dǎo)體底材的一表面大于3微米的一深度中。
15.如權(quán)利要求10所述的減少集成電路串音與渦流電流的阻斷電路，其特征在于，所述的該第二長條井有一大于該第一長條井的摻質(zhì)濃度。
全文摘要
本發(fā)明主要的目的在于提供一種減少集成電路串音與渦流電流的一阻斷電路，其阻斷電路包括具有一第一導(dǎo)電性的一半導(dǎo)體底材；具有一第二導(dǎo)電性的一第一長條井于半導(dǎo)體底材中；及具有第二導(dǎo)電性的一第二長條井于半導(dǎo)體底材中，第二長條井于第一長條井下方，并與第一長條井下方相鄰，藉以形成一連接阻障以阻斷串音與渦流電流。
文檔編號H01L23/522GK1434511SQ0213219
公開日2003年8月6日 申請日期2002年8月26日 優(yōu)先權(quán)日2002年1月25日
發(fā)明者陳正雄, 柯宗羲 申請人:聯(lián)華電子股份有限公司