一種雙端流水線型復制位線電路的制作方法
【技術領域】
[0001] 本發(fā)明涉及集成電路（1C)設計領域，尤其涉及一種雙端流水線型復制位線電路。
【背景技術】
[0002] 隨著科技水平的發(fā)展，集成電路設計所追求的更高的速度、更低的功耗以及更小 的面積已成為主要的設計方向。SRAM作為基本的IP核在集成電路設計中扮演了不可或缺 的角色，現(xiàn)階段降低功耗的主要方法是降低電源電壓，即功耗與電源電壓的平方成線性關 系，因而通過降低電源電壓可以大幅降低功耗；但是，隨著電源電壓的下降，所設計的電路 的工藝偏差會增大，這將會嚴重影響芯片的性能，甚至影響芯片的良率。此外，工藝的進步 也會增加晶體管閾值電壓的偏差。在SRAM設計中降低靈敏放大器控制時序信號的工藝偏 差不僅能夠減少位線放電時間，提高SRAM的訪問速度，降低SRAM訪問功耗；而且由于工藝 偏差的降低，也保障了SRAM的良率。因此在低電壓下降低SRAM中靈敏放大器控制時序信 號的工藝偏差具有很重要意義。
[0003] 為了在降低電源電壓節(jié)省功耗的前提下降低工藝偏差或提高工藝容忍能力，現(xiàn)有 技術中主要包括以下幾種方案：
[0004] (1)如圖1中所示的時序復制模塊是一種復制位線電路結構，為現(xiàn)有技術中廣泛 使用的傳統(tǒng)復制位線技術。該技術取代了原始的反相器鏈延遲復制電路，并通過采用復制 位線ReplicaBitline、冗余單元DC以及復制單元RC，復制存儲列的位線和存儲單元的放 電過程，最終輸出靈敏放大器使能信號。傳統(tǒng)復制位線電路由冗余單元DC以及復制單元RC 組成；其中，RC和DC的總數(shù)之和與被復制的存儲陣列中的任意一列位線的負載存儲單元 總數(shù)相等；當位線電壓通過放電達到一定值時，通過反轉(zhuǎn)反向器輸出靈敏放大器使能信號 SAE，開啟靈敏放大器，實現(xiàn)對靈敏放大器時序延時的控制。使用這種傳統(tǒng)復制位線電路相 比于使用單純的反相器鏈延時電路，降低了靈敏放大器控制時序SAE信號因工藝波動而產(chǎn) 生的偏差。但是隨著工藝的進步，這種傳統(tǒng)的位線復制技術已無法很好的改善時序偏差問 題，尤其當電源電壓降低時，工藝偏差會變得很差，使SRAM芯片的性能大幅下降。
[0005] (2)如圖2中所示的時序復制模塊是一種多級復制位線技術電路結構，該技術在 傳統(tǒng)復制位線的基礎上將位線平均分割成M級，通過反相器將每一級串聯(lián)在一起，最后一 級反相器輸出SAE，其中每一級復制位線的復制單元RC相等且與傳統(tǒng)復制單元RC數(shù)目一 致，因此，每一級復制位線的放電延遲時間和放電時序工藝偏差是傳統(tǒng)放電延遲時間和工 藝偏差的1/M，根據(jù)統(tǒng)計學原理，被分割后的M級復制位線疊加之后總的放電延遲與傳統(tǒng)復 制位線電路的放電延遲相等，但疊加之后總的工藝偏差卻只為傳統(tǒng)復制位線的1/#。但 是隨著M的增大，反相器帶來的門延遲和量化誤差將不可忽略。
[0006] (3)如圖3所示是一種數(shù)字復制位線技術電路結構，由時序復制模塊和時序倍乘 電路組成；該技術將時序復制模塊中復制位線的復制單元RC個數(shù)增加為傳統(tǒng)復制單元RC 的K倍，根據(jù)統(tǒng)計學原理及相關結論得出，時序復制模塊的放電延遲時間和工藝偏差分別 為傳統(tǒng)復制位線的1/K和1/ 。因此在保證與傳統(tǒng)復制位線的放電延遲時間相等的基 礎上，數(shù)字復制位線電路除了時序復制模塊之外還需要引入一種時序倍乘電路TMC，通過時 序倍乘K倍，最終的時序偏差是傳統(tǒng)復制位線的1/#"但是由于引入的時序倍乘電路是由 大量的延遲單元組成，這將會造成很大的芯片面積的浪費。同時這些延遲單元本身的量化 誤差和工藝偏差不可忽略，在低電壓時，倍乘電路的偏差惡化的比較嚴重，甚至會超過復制 位線的工藝偏差。
[0007] (4)如圖4所示是一種多級并行復制位線技術電路結構，該電路通過把復制位線 分割成M級，同時將復制單元RC數(shù)目增加K倍，利用時序累加電路（TAC)中的數(shù)字延遲單 元DDC并行復制每一級復制單元的放電時間，最后通過M*K級數(shù)字延遲單元DDC疊加輸出 最終的SAE，因此將工藝偏差降低為傳統(tǒng)復制位線的l/Kv^。該技術的本質(zhì)是復制了K根 位線，且時序累加電路TAC中M*K級數(shù)字延遲單元DDC電路也是由大量的延時單元組成，這 樣大大增加芯片的面積，尤其是M增加時，會浪費更多的芯片面積。
[0008] (5)如圖5中所示的時序復制模塊是一種雙復制位線技術電路結構，該電路結構 充分利用了傳統(tǒng)復制位線的兩條位線，并使兩條位線相結合，使用新型雙端復制單元RC， 在保持和傳統(tǒng)復制位線電路面積不變的基礎上，可以將工藝偏差降低為傳統(tǒng)復制位線的 1 /VI。但是由于位線電容變大，這會使位線預充時間增加，從而導致SRAM整體訪問時間的 增加，影響芯片速度。

【發(fā)明內(nèi)容】

[0009] 本發(fā)明的目的是提供一種雙端流水線型復制位線電路，能夠很大程度降低SRAM 讀關鍵路徑上的靈敏放大器控制時序的工藝偏差，同時不會大幅增加芯片的面積，不影響 位線預充時間。
[0010] 本發(fā)明的目的是通過以下技術方案實現(xiàn)的：
[0011](與權利要求相對應）。
[0012] 一種雙端流水線型復制位線電路，包括：
[0013] 第一反相器INV1，第二反相器INV2,第三反相器INV3,第一與非門NAND1，第一復 制位線RBL、第二復制位線RBLB、第一預充PMOS管PR1、第二預充PMOS管PR2、第一D觸發(fā) 器DFFi到第ND觸發(fā)器DFFN、第一控制電路CTQ到第N控制電路CTLN、第一充電PMOS管Pi 到第N充電PMOS管PN、每組K個共N/2組復制單元RC以及一組X個冗余單元DC;其中，N 為偶數(shù)；
[0014] PR信號連接第一預充PMOS管PR1和第二預充PMOS管PR2的柵極；第一預充PMOS 管PR1和第二預充PMOS管PR2的源極接電源電壓VDD，漏極分別接第一復制位線RBL和第 二復制位線RBLB;第一充電PMOS管Pi到第N充電PMOS管PN的柵極分別接Yi信號到YN， 源極接電源電壓VDD，偶數(shù)部分的漏極分別接第一復制位線RBL，奇數(shù)部分的漏極分別接第 二復制位線RBLB;其中，Yi信號到YN分別為第一D觸發(fā)器DFFi到第ND觸發(fā)器DFF^勺QB 端輸出信號；
[0015] 時鐘信號線CLK與第一D觸發(fā)器DFFi的時鐘輸入端CK和第一控制電路CTL:到 第N控制電路CTIJ^使能端EN相連；第一控制電路CTLi到第N-1控制電路CTLN_i的輸入 端IN分別連YjljYN信號，第N控制電路011^的輸入端IN接電源電壓VDD;第一控制電路 CTLi到第N控制電路CTL^勺輸出端OUT分別第一D觸發(fā)器DFFi到第ND觸發(fā)器DFFN的復 位端RN;
[0016] 第一D觸發(fā)器DFFj^輸入端D接電源電壓VDD，第二D觸發(fā)器DFF2到第ND觸發(fā) 器DFFN*別依次交替接INV:和INV2信號；第一D觸發(fā)器DFFi到第ND觸發(fā)器DFFN的輸出 端輸出％到QN信號，Q:到Qh分別連接到第二D觸發(fā)器DFF2到第ND觸發(fā)器DFFN的輸入 端D，且％信號又連接到第一組K個復制單元RC的第一時鐘信號端CK1上，Q2連接到第一 組K個復制單元RC的第二時鐘信號端CK2上，〇3和Q4分別接到第二組K個復制單元RC的 第一時鐘信號端CK1和第二時鐘信號端CK2,以此類推，QN_JPQN分別接到第N/2組K個復 制單元RC的第一時鐘信號端CK1和第二時鐘信號端CK2 ;
[0017] 第一組K個復制單元RC到第N/2組復制單元RC的第一位線信號端BL均與第一 復制位線RBL端連接，第二位線信號端BLB均與第二復制位線RBLB端連接；一組X個冗余 單元DC的第一位線信號端BL均與第一復制位線RBL電連接，冗余單元DC的第二位線信號 端BLB均與第二復制位線RBLB電連接，而冗余單元DC的第一字線控制信號端CK1和第二 字線控制信號端CK2均接地；
[0018] 第一復制位線RBL連接第一反相器INV1的輸入端，輸出INVi信號；第二復制位線 RBLB連接第二反相器INV2的輸入端，輸出INV2信號；信號1階2和1接到第一與非門NAND1 的輸入端，第一與非門NAND1的輸出端接到第三反相器INV3的輸入端，輸出信號SAE。
[0019] 進一步的，所述的復制單元RC包括第一PM0S管P1、第二PM0S管P2、第一NM0S管 N1、第二NM0S管N2、第三NM0S管N3和第四NM0S管N4 ;
[0020] 其中，第一PM0S管P1與第一NM0S管N1構成一個反相器；第一PM0S管P1的柵極 與第一NM0S管N1的柵極連接在一起后接到電源電壓VDD上；第一PM0S管P1的漏極與第 一NM0S管N1的漏極連接在一起后接到第三匪0S管N3的源極；
[0021] 第二PM0S管P2與第二NM0S管N2構成一個反相器；第二PM0S管P2的柵極與第二 NM0S管N2的柵極連接在一起后接到電源電壓VDD上；第二PM0S管P2的漏極與第二NM0S 管N2的漏極連接在一起后接到第四NM0S管N4的源極；
[0022] 第三NM0S管N3的柵極為復制單元RC相連的第一時鐘信號端CK1，第四NM0S管 N4的柵極為復制單元RC相連的第二時鐘信號端CK2,第三NM0S管N3的漏極接復制單元RC 相連的第一位線信號端BL，第四NM0S管N4的漏極接復制單元RC相連的第二位線信號端 BLB〇
[0023] 進一步的，所述第一控制電路CTQ到第N控制電路CTLN中的每一控制電路CTL 包括：
[0024] 第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第一NM0S管N1、第二NM0S管 N2、第三NM0S管N3和第四NM0S管N4 ;
[0025] 其中，第一PM0S管P1與第一NM0S管N1構成一個反相器；第一PM0S管P1的柵極 與第一NM0S管N1的柵極接在一起后接輸入端EN;第一PM0S管P1的源極連接到電源電壓 VDD上，第一NM0S管N1的源極連接到地；第一PM0S管P1的漏極與第一NM0S管N1的漏極 連接到一起，并接到第二PM0S管和第二NM0S管的柵極；
[0026] 第二PMOS管P2的源極接輸入信號IN，第二NMOS管N2的源極接地；第二PMOS管 P2的漏極與第二NM0S管N2的漏極接在一起并接到輸出端OUT以及第三NM0S關N3的漏 極；
[0027] 第三PMOS管P3的柵極和第四NM0S管N4的柵極接在一起并接到輸入端IN;第三 PMOS管P3的源極接電源電壓VDD，第四NM0S管N4的源極接地；第三PMOS管P3的漏極與 第四NM0S管N4的漏極接在一起并接到第三匪0S管N3的柵極。
[0028] 進一步的，所述的D觸發(fā)器為具有時鐘邊沿觸發(fā)、低電平復位功能并且具有兩輸 出且兩輸出信號為相反信號的D觸發(fā)器。
[0029] 一種雙端流水線型復制位線電路，包括：
[0030] 第一反相器INV1，第二反相器INV2,第三反相器INV3,第一與非門NAND1，第一復 制位線RBL、第二復制位線RBLB、第一預充PMOS管PR1、第二預充PMOS管PR2、第一D觸發(fā) 器DFFi到第ND觸發(fā)器DFFN、第一控制電路CTQ到第N控制電路CTLN、第一充電PMOS管Pi 到第N充電PMOS管PN、每組K個共（N+1)/2組復制單元RC以及一組X個冗余單元DC;其 中，N為奇數(shù)；
[0031] PR信號連接第一預充PMOS管PR1和第二預充PMOS管PR2的柵極，第一預充PMOS 管PR1和第二預充PMOS管PR2的源極接電源電壓VDD，漏極分別接第一復制位線RBL和第 二復制位線RBLB;第一