一種雙端流水線型復(fù)制位線電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及集成電路（IC)設(shè)計領(lǐng)域，尤其涉及一種雙端流水線型復(fù)制位線 電路。
【背景技術(shù)】
[0002] 隨著科技水平的發(fā)展，集成電路設(shè)計所追求的更高的速度、更低的功耗以及更小 的面積已成為主要的設(shè)計方向。SRAM作為基本的IP核在集成電路設(shè)計中扮演了不可或缺 的角色，現(xiàn)階段降低功耗的主要方法是降低電源電壓，即功耗與電源電壓的平方成線性關(guān) 系，因而通過降低電源電壓可以大幅降低功耗；但是，隨著電源電壓的下降，所設(shè)計的電路 的工藝偏差會增大，這將會嚴(yán)重影響芯片的性能，甚至影響芯片的良率。此外，工藝的進(jìn)步 也會增加晶體管閾值電壓的偏差。在SRAM設(shè)計中降低靈敏放大器控制時序信號的工藝偏 差不僅能夠減少位線放電時間，提高SRAM的訪問速度，降低SRAM訪問功耗；而且由于工藝 偏差的降低，也保障了 SRAM的良率。因此在低電壓下降低SRAM中靈敏放大器控制時序信 號的工藝偏差具有很重要意義。
[0003] 為了在降低電源電壓節(jié)省功耗的前提下降低工藝偏差或提高工藝容忍能力，現(xiàn)有 技術(shù)中主要包括以下幾種方案：
[0004] (1)如圖1中所示的時序復(fù)制模塊是一種復(fù)制位線電路結(jié)構(gòu)，為現(xiàn)有技術(shù)中廣泛 使用的傳統(tǒng)復(fù)制位線技術(shù)。該技術(shù)取代了原始的反相器鏈延遲復(fù)制電路，并通過采用復(fù)制 位線Replica Bitline、冗余單元DC以及復(fù)制單元RC，復(fù)制存儲列的位線和存儲單元的放 電過程，最終輸出靈敏放大器使能信號。傳統(tǒng)復(fù)制位線電路由冗余單元DC以及復(fù)制單元RC 組成；其中，RC和DC的總數(shù)之和與被復(fù)制的存儲陣列中的任意一列位線的負(fù)載存儲單元 總數(shù)相等；當(dāng)位線電壓通過放電達(dá)到一定值時，通過反轉(zhuǎn)反向器輸出靈敏放大器使能信號 SAE，開啟靈敏放大器，實(shí)現(xiàn)對靈敏放大器時序延時的控制。使用這種傳統(tǒng)復(fù)制位線電路相 比于使用單純的反相器鏈延時電路，降低了靈敏放大器控制時序SAE信號因工藝波動而產(chǎn) 生的偏差。但是隨著工藝的進(jìn)步，這種傳統(tǒng)的位線復(fù)制技術(shù)已無法很好的改善時序偏差問 題，尤其當(dāng)電源電壓降低時，工藝偏差會變得很差，使SRAM芯片的性能大幅下降。
[0005] (2)如圖2中所示的時序復(fù)制模塊是一種多級復(fù)制位線技術(shù)電路結(jié)構(gòu)，該技術(shù)在 傳統(tǒng)復(fù)制位線的基礎(chǔ)上將位線平均分割成M級，通過反相器將每一級串聯(lián)在一起，最后一 級反相器輸出SAE，其中每一級復(fù)制位線的復(fù)制單元RC相等且與傳統(tǒng)復(fù)制單元RC數(shù)目一 致，因此，每一級復(fù)制位線的放電延遲時間和放電時序工藝偏差是傳統(tǒng)放電延遲時間和工 藝偏差的1/M，根據(jù)統(tǒng)計學(xué)原理，被分割后的M級復(fù)制位線疊加之后總的放電延遲與傳統(tǒng)復(fù) 制位線電路的放電延遲相等，但疊加之后總的工藝偏差卻只為傳統(tǒng)復(fù)制位線的！/| " 但是隨著M的增大，反相器帶來的門延遲和量化誤差將不可忽略。
[0006] (3)如圖3所示是一種數(shù)字復(fù)制位線技術(shù)電路結(jié)構(gòu)，由時序復(fù)制模塊和時序倍乘 電路組成；該技術(shù)將時序復(fù)制模塊中復(fù)制位線的復(fù)制單元RC個數(shù)增加為傳統(tǒng)復(fù)制單元RC 的K倍，根據(jù)統(tǒng)計學(xué)原理及相關(guān)結(jié)論得出，時序復(fù)制模塊的放電延遲時間和工藝偏差分別 為傳統(tǒng)復(fù)制位線的l/κ和丨/ id。因此在保證與傳統(tǒng)復(fù)制位線的放電延遲時間相等的基 礎(chǔ)上，數(shù)字復(fù)制位線電路除了時序復(fù)制模塊之外還需要引入一種時序倍乘電路TMC，通過時 序倍乘K倍，最終的時序偏差是傳統(tǒng)復(fù)制位線的丨/#。但是由于引入的時序倍乘電路是由 大量的延遲單元組成，這將會造成很大的芯片面積的浪費(fèi)。同時這些延遲單元本身的量化 誤差和工藝偏差不可忽略，在低電壓時，倍乘電路的偏差惡化的比較嚴(yán)重，甚至?xí)^復(fù)制 位線的工藝偏差。
[0007] (4)如圖4所示是一種多級并行復(fù)制位線技術(shù)電路結(jié)構(gòu)，該電路通過把復(fù)制位線 分割成M級，同時將復(fù)制單元RC數(shù)目增加 K倍，利用時序累加電路（TAC)中的數(shù)字延遲單 元DDC并行復(fù)制每一級復(fù)制單元的放電時間，最后通過M*K級數(shù)字延遲單元DDC疊加輸出 最終的SAE，因此將工藝偏差降低為傳統(tǒng)復(fù)制位線的丨/丨<# .該技術(shù)的本質(zhì)是復(fù)制了 K根 位線，且時序累加電路TAC中M*K級數(shù)字延遲單元DDC電路也是由大量的延時單元組成，這 樣大大增加芯片的面積，尤其是M增加時，會浪費(fèi)更多的芯片面積。
[0008] (5)如圖5中所示的時序復(fù)制模塊是一種雙復(fù)制位線技術(shù)電路結(jié)構(gòu)，該電路結(jié)構(gòu) 充分利用了傳統(tǒng)復(fù)制位線的兩條位線，并使兩條位線相結(jié)合，使用新型雙端復(fù)制單元RC， 在保持和傳統(tǒng)復(fù)制位線電路面積不變的基礎(chǔ)上，可以將工藝偏差降低為傳統(tǒng)復(fù)制位線的 I / Vi。但是由于位線電容變大，這會使位線預(yù)充時間增加，從而導(dǎo)致SRAM整體訪問時間的 增加，影響芯片速度。 【實(shí)用新型內(nèi)容】
[0009] 本實(shí)用新型的目的是提供一種雙端流水線型復(fù)制位線電路，能夠很大程度降低 SRAM讀關(guān)鍵路徑上的靈敏放大器控制時序的工藝偏差，同時不會大幅增加芯片的面積，不 影響位線預(yù)充時間。
[0010] 本實(shí)用新型的目的是通過以下技術(shù)方案實(shí)現(xiàn)的：
[0011] 一種雙端流水線型復(fù)制位線電路，包括：
[0012] 第一反相器INVl，第二反相器INV2,第三反相器INV3,第一與非門NANDl，第一復(fù) 制位線RBL、第二復(fù)制位線RBLB、第一預(yù)充PMOS管PR1、第二預(yù)充PMOS管PR2、第一 D觸發(fā) 器DFF1到第N D觸發(fā)器DFF N、第一控制電路CTL1到第N控制電路CTL N、第一充電PMOS管P1 到第N充電PMOS管Pn、每組K個共N/2組復(fù)制單元RC以及一組X個冗余單元DC ;其中，N 為偶數(shù)；
[0013] PR信號連接第一預(yù)充PMOS管PRl和第二預(yù)充PMOS管PR2的柵極；第一預(yù)充PMOS 管PRl和第二預(yù)充PMOS管PR2的源極接電源電壓VDD，漏極分別接第一復(fù)制位線RBL和第 二復(fù)制位線RBLB ;第一充電PMOS管P1到第N充電PMOS管P N的柵極分別接Y i信號到Y(jié) N， 源極接電源電壓VDD，偶數(shù)部分的漏極分別接第一復(fù)制位線RBL，奇數(shù)部分的漏極分別接第 二復(fù)制位線RBLB ;其中，Y1信號到Y(jié) N分別為第一 D觸發(fā)器DFF i到第N D觸發(fā)器DFF ^勺QB 端輸出信號；
[0014] 時鐘信號線CLK與第一 D觸發(fā)器DFF1的時鐘輸入端CK和第一控制電路CTL 第N控制電路CTL1^使能端EN相連；第一控制電路CTL i到第N-I控制電路CTL N_i的輸入 端IN分別連YjIjY N信號，第N控制電路CTLJ^輸入端IN接電源電壓VDD ;第一控制電路 CTL1到第N控制電路CTL ^勺輸出端OUT分別連第一 D觸發(fā)器DFF i到第N D觸發(fā)器DFF ^勺 復(fù)位端RN ;
[0015] 第一 D觸發(fā)器DFFj^輸入端D接電源電壓VDD，第二D觸發(fā)器DFF2到第N D觸發(fā) 器DFFn*別依次交替接INV JP INV 2信號；第一 D觸發(fā)器DFF i到第N D觸發(fā)器DFF N的輸出 端輸出％到Q N信號，Q #」Q η分別連接到第二D觸發(fā)器DFF 2到第N D觸發(fā)器DFF N的輸入 端D，且Q1信號又連接到第一組K個復(fù)制單元RC的第一時鐘信號端CKl上，Q 2連接到第一 組K個復(fù)制單元RC的第二時鐘信號端CK2上，〇3和Q 4分別接到第二組K個復(fù)制單元RC的 第一時鐘信號端CKl和第二時鐘信號端CK2,以此類推，QN_JP Q N分別接到第N/2組K個復(fù) 制單元RC的第一時鐘信號端CKl和第二時鐘信號端CK2 ;
[0016] 第一組K個復(fù)制單元RC到第N/2組復(fù)制單元RC的第一位線信號端BL均與第一 復(fù)制位線RBL端連接，第二位線信號端BLB均與第二復(fù)制位線RBLB端連接；一組X個冗余 單元DC的第一位線信號端BL均與第一復(fù)制位線RBL電連接，冗余單元DC的第二位線信號 端BLB均與第二復(fù)制位線RBLB電連接，而冗余單元DC的第一字線控制信號端CKl和第二 字線控制信號端CK2均接地；
[0017] 第一復(fù)制位線RBL連接第一反相器INVl的輸入端，輸出INV1信號；第二復(fù)制位線 RBLB連接第二反相器INV2的輸入端，輸出INV2信號；信號INV2和1接到第一與非門NANDl 的輸入端，第一與非門NANDl的輸出端接到第三反相器INV3的輸入端，輸出信號SAE。
[0018] 進(jìn)一步的，所述的復(fù)制單元RC包括第一 PMOS管P1、第二PMOS管P2、第一 NMOS管 Nl、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4 ;
[0019] 其中，第一 PMOS管Pl與第一 NMOS管Nl構(gòu)成一個反相器；第一 PMOS管Pl的柵極 與第一 NMOS管Nl的柵極連接在一起后接到電源電壓VDD上；第一 PMOS管Pl的漏極與第 一 NMOS管Nl的漏極連接在一起后接到第三匪OS管N3的源極；
[0020] 第二PMOS管P2與第二NMOS管N2構(gòu)成一個反相器；第二PMOS管P2的柵極與第二 NMOS管N2的柵極連接在一起后接到電源電壓VDD上；第二PMOS管P2的漏極與第二NMOS 管N2的漏極連接在一起后接到第四NMOS管M的源極；
[0021] 第三NMOS管N3的柵極為復(fù)制單元RC相連的第一時鐘信號端CK1，第四NMOS管 N4的柵極為復(fù)制單元RC相連的第二時鐘信號端CK2,第三NMOS管N3的漏極接復(fù)制單元RC 相連的第一位線信號端BL，第四NMOS管M的漏極接復(fù)制單元RC相連的第二位線信號端 BLB0
[0022] 進(jìn)一步的，所述第一控制電路CTL1到第N控制電路CTLn中的每一控制電路CTL 包括：
[0023] 第一 P