一種dram擴展結(jié)構(gòu)及dram擴展方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體存儲器領(lǐng)域，具體涉及一種DRAM擴展結(jié)構(gòu)及DRAM擴展方法。
【背景技術(shù)】
[0002]DRAM往往在使用時會多塊芯片同時工作，從而給系統(tǒng)帶來較大的緩沖空間和較快的數(shù)據(jù)吞吐。傳統(tǒng)的DRAM整合使用中，如果要實現(xiàn)較寬的數(shù)據(jù)位寬，往往需要通過特殊的電路面板例如內(nèi)存條來實現(xiàn)。隨著DRAM的應(yīng)用范圍越來越廣，在很多便攜，低功耗，高可靠性領(lǐng)域，往往需要非常復(fù)雜的周邊電路板設(shè)計才能完成DRAM的擴展，而且擴展多數(shù)據(jù)位寬的DRAM往往存在數(shù)據(jù)可靠性問題。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于克服現(xiàn)有技術(shù)缺陷，提供一種系統(tǒng)設(shè)計簡單，可靠性更高的DRAM擴展結(jié)構(gòu)及DRAM擴展方法。
[0004]為達到上述目的，本發(fā)明采用以下技術(shù)方案:
[0005]一種DRAM擴展結(jié)構(gòu)，多塊DRAM芯片和一塊邏輯芯片共同封裝在同一塊芯片內(nèi)，所述邏輯芯片包括一個數(shù)據(jù)整合模塊，數(shù)據(jù)整合模塊的數(shù)據(jù)位分別與各DRAM芯片的數(shù)據(jù)位連接，邏輯芯片設(shè)置有指令位和地址位，邏輯芯片的指令位和地址位分別與各DRAM芯片連接；所述數(shù)據(jù)整合模塊通過并行控制多塊DRAM芯片，在寫數(shù)據(jù)時，將并行數(shù)據(jù)各數(shù)據(jù)段并行同時寫入各DRAM芯片，在讀數(shù)據(jù)時，同時讀出所有DRAM芯片的數(shù)據(jù)，通過數(shù)據(jù)整合，輸出并行的寬數(shù)據(jù)位數(shù)據(jù)，實現(xiàn)較寬的數(shù)據(jù)位寬。
[0006]進一步，所述多塊DRAM芯片和一塊邏輯芯片通過TSV(Through Silicon Vias，通過硅片通道)晶片堆疊技術(shù)共同封裝在同一塊芯片內(nèi)。
[0007]進一步，所述的多塊DRAM芯片中若干塊DRAM芯片用作常規(guī)讀寫用途，其他DRAM芯片用作修復(fù)用途。
[0008]進一步，8塊數(shù)據(jù)位寬為16位的DRAM芯片、I塊作為修復(fù)用的DRAM芯片和一塊邏輯芯片共同封裝在同一塊芯片，實現(xiàn)128位的輸入/輸出數(shù)據(jù)位寬。
[0009]一種DRAM擴展方法，將多塊DRAM芯片與一塊邏輯芯片共同封裝在同一塊芯片內(nèi)，通過數(shù)據(jù)整合模塊通過并行控制多塊DRAM芯片，在寫數(shù)據(jù)時，將并行數(shù)據(jù)各數(shù)據(jù)段并行同時寫入各DRAM芯片，在讀數(shù)據(jù)時，同時讀出所有DRAM芯片的數(shù)據(jù)，通過數(shù)據(jù)整合，輸出并行的寬數(shù)據(jù)位數(shù)據(jù)，實現(xiàn)較寬的數(shù)據(jù)位寬。
[0010]進一步，所述多塊DRAM芯片和一塊邏輯芯片通過TSV晶片堆疊技術(shù)共同封裝在同一塊芯片內(nèi)。
[0011]進一步，所述多塊DRAM芯片部分用作常規(guī)讀寫操作，剩余的用作修復(fù)用途；在執(zhí)行DRAM寫操作時，數(shù)據(jù)整合模塊利用ECC(Error correcting code，錯誤檢查糾正)算法，基于并行寫數(shù)據(jù)產(chǎn)生ECC校驗數(shù)據(jù)，且在將并行數(shù)據(jù)各數(shù)據(jù)段寫入多塊常規(guī)用途的DRAM芯片的同時，并行將ECC校驗數(shù)據(jù)寫入修復(fù)用途的DRAM芯片；在執(zhí)行DRAM讀數(shù)據(jù)操作時，數(shù)據(jù)整合模塊對常規(guī)用途的DRAM數(shù)據(jù)與修復(fù)用途的DRAM ECC校驗數(shù)據(jù)做錯誤檢測；如果錯誤檢測結(jié)果顯示無錯誤，直接輸出常規(guī)用途的DRAM的數(shù)據(jù)；如果錯誤檢測結(jié)果顯示有錯誤，將錯誤的I位常規(guī)用途的DRAM的數(shù)據(jù)位異或后，再輸出常規(guī)用途的DRAM的數(shù)據(jù)。
[0012]本發(fā)明通過將多塊DRAM芯片和一塊邏輯芯片共同封裝在同一塊芯片內(nèi)，通過邏輯芯片實現(xiàn)對多塊DRAM芯片的整合管理，實現(xiàn)DRAM擴展的功能，簡化了現(xiàn)有數(shù)據(jù)擴展系統(tǒng)的結(jié)構(gòu)。
[0013]進一步，在數(shù)據(jù)整合模塊中引入了 ECC算法邏輯，對擴展結(jié)構(gòu)實現(xiàn)糾錯功能，提高擴展結(jié)構(gòu)的可靠性，現(xiàn)有技術(shù)要實現(xiàn)ECC功能需要復(fù)雜的內(nèi)存面板設(shè)計，本發(fā)明相比現(xiàn)有設(shè)計，結(jié)構(gòu)更加簡單。
【附圖說明】
[0014]圖1是本發(fā)明DRAM擴展結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0015]圖2是本發(fā)明DRAM擴展結(jié)構(gòu)的邏輯框圖；
[0016]圖3是本發(fā)明采用TSV技術(shù)封裝的結(jié)構(gòu)示意圖；
[0017]圖4是本發(fā)明采用TSV技術(shù)封裝結(jié)構(gòu)的截面圖。
【具體實施方式】
[0018]下面結(jié)合附圖對本發(fā)明做更詳盡地描述。
[0019]如圖1和圖2所示，本發(fā)明通過將多塊DRAM芯片和輔助ASIC共同整合封裝實現(xiàn)系統(tǒng)的精簡和可靠性提升。
[0020]本發(fā)明的DRAM擴展結(jié)構(gòu)，多塊DRAM芯片和一塊邏輯芯片共同封裝在同一塊芯片內(nèi)，所述邏輯芯片包括一個數(shù)據(jù)整合模塊，數(shù)據(jù)整合模塊的數(shù)據(jù)位分別與各DRAM芯片的數(shù)據(jù)位連接，邏輯芯片設(shè)置有指令位和地址位，邏輯芯片的指令位和地址位分別與各DRAM芯片連接；所述數(shù)據(jù)整合模塊通過并行控制多塊DRAM芯片，在寫數(shù)據(jù)時，將并行數(shù)據(jù)各數(shù)據(jù)段并行同時寫入各DRAM芯片，在讀數(shù)據(jù)時，同時讀出所有DRAM芯片的數(shù)據(jù)，通過數(shù)據(jù)整合，輸出并行的寬數(shù)據(jù)位數(shù)據(jù)，實現(xiàn)較寬的數(shù)據(jù)位寬。
[0021]如圖3和圖4所示，本發(fā)明采用TSV晶片堆疊技術(shù)將多塊DRAM芯片和一塊邏輯芯共同封裝在同一塊芯片內(nèi)，實現(xiàn)DRAM的擴展；通過三維的結(jié)構(gòu)封裝，占據(jù)空間小。
[0022]進一步，所述的多塊DRAM芯片中若干塊DRAM芯片用作常規(guī)讀寫用途，其他DRAM芯片用作修復(fù)用途，實現(xiàn)多通道的整合管理；引入了 ECC，自修補等設(shè)計大大提升DRAM的使用可靠性。
[0023]作為本發(fā)明的一種優(yōu)選實施，將8塊數(shù)據(jù)位寬為16位的DRAM芯片、I塊作為修復(fù)用的DRAM芯片和一塊邏輯芯片共同封裝在同一塊芯片，實現(xiàn)128位的輸入/輸出數(shù)據(jù)位寬。
[0024]同時，本發(fā)明公開了一種DRAM擴展方法，將多塊DRAM芯片與一塊邏輯芯片共同封裝在同一塊芯片內(nèi)，通過數(shù)據(jù)整合模塊通過并行控制多塊DRAM芯片，在寫數(shù)據(jù)時，將并行數(shù)據(jù)各數(shù)據(jù)段并行同時寫入各DRAM芯片，在讀數(shù)據(jù)時，同時讀出所有DRAM芯片的數(shù)據(jù)，通過數(shù)據(jù)整合，輸出并行的寬數(shù)據(jù)位數(shù)據(jù)，實現(xiàn)較寬的數(shù)據(jù)位寬。
[0025]進一步的，所述多塊DRAM芯片和一塊邏輯芯片通過TSV晶片堆疊技術(shù)共同封裝在同一塊芯片內(nèi)。
[0026]同時，多塊DRAM芯片部分用作常規(guī)讀寫操作，剩余的用作修復(fù)用途；在執(zhí)行DRAM寫操作時，數(shù)據(jù)整合模塊利用ECC算法，基于并行寫數(shù)據(jù)產(chǎn)生ECC校驗數(shù)據(jù)，且在將并行數(shù)據(jù)各數(shù)據(jù)段寫入多塊常規(guī)用途的DRAM芯片的同時，并行將ECC校驗數(shù)據(jù)寫入修復(fù)用途的DRAM芯片；在執(zhí)行DRAM讀數(shù)據(jù)操作時，數(shù)據(jù)整合模塊對常規(guī)用途的DRAM數(shù)據(jù)與修復(fù)用途的DRAM ECC校驗數(shù)據(jù)做錯誤檢測；如果錯誤檢測結(jié)果顯示無錯誤，直接輸出常規(guī)用途的DRAM的數(shù)據(jù)；如果錯誤檢測結(jié)果顯示有錯誤，將錯誤的I位常規(guī)用途的DRAM的數(shù)據(jù)位異或后，再輸出常規(guī)用途的DRAM的數(shù)據(jù)。
【主權(quán)項】
1.一種DRAM擴展結(jié)構(gòu)，其特征在于:多塊DRAM芯片和一塊邏輯芯片共同封裝在同一塊芯片內(nèi)，所述邏輯芯片包括一個數(shù)據(jù)整合模塊，數(shù)據(jù)整合模塊的數(shù)據(jù)位分別與各DRAM芯片的數(shù)據(jù)位連接，邏輯芯片設(shè)置有指令位和地址位，邏輯芯片的指令位和地址位分別與各DRAM芯片連接；所述數(shù)據(jù)整合模塊通過并行控制多塊DRAM芯片，在寫數(shù)據(jù)時，將并行數(shù)據(jù)各數(shù)據(jù)段并行同時寫入各DRAM芯片，在讀數(shù)據(jù)時，同時讀出所有DRAM芯片的數(shù)據(jù)，通過數(shù)據(jù)整合，輸出并行的寬數(shù)據(jù)位數(shù)據(jù)，實現(xiàn)較寬的數(shù)據(jù)位寬。
2.根據(jù)權(quán)利要求1所述的DRAM擴展結(jié)構(gòu)，其特征在于:所述多塊DRAM芯片和一塊邏輯芯片通過TSV晶片堆疊技術(shù)共同封裝在同一塊芯片內(nèi)。
3.根據(jù)權(quán)利要求1或2所述的DRAM擴展結(jié)構(gòu)，其特征在于:所述的多塊DRAM芯片中若干塊DRAM芯片用作常規(guī)讀寫用途，其他DRAM芯片用作修復(fù)用途。
4.根據(jù)權(quán)利要求3所述的DRAM擴展結(jié)構(gòu)，其特征在于:8塊數(shù)據(jù)位寬為16位的DRAM芯片、I塊作為修復(fù)用的DRAM芯片和一塊邏輯芯片共同封裝在同一塊芯片，實現(xiàn)128位的輸入/輸出數(shù)據(jù)位寬。
5.一種DRAM擴展方法，其特征在于:將多塊DRAM芯片與一塊邏輯芯片共同封裝在同一塊芯片內(nèi)，通過數(shù)據(jù)整合模塊通過并行控制多塊DRAM芯片，在寫數(shù)據(jù)時，將并行數(shù)據(jù)各數(shù)據(jù)段并行同時寫入各DRAM芯片，在讀數(shù)據(jù)時，同時讀出所有DRAM芯片的數(shù)據(jù)，通過數(shù)據(jù)整合，輸出并行的寬數(shù)據(jù)位數(shù)據(jù)，實現(xiàn)較寬的數(shù)據(jù)位寬。
6.根據(jù)權(quán)利要求5所述的DRAM擴展方法，其特征在于:所述多塊DRAM芯片和一塊邏輯芯片通過TSV晶片堆疊技術(shù)共同封裝在同一塊芯片內(nèi)。
7.根據(jù)權(quán)利要求5或6所述的DRAM擴展方法，其特征在于:所述多塊DRAM芯片部分用作常規(guī)讀寫操作，剩余的用作修復(fù)用途； 在執(zhí)行DRAM寫操作時，數(shù)據(jù)整合模塊利用ECC算法，基于并行寫數(shù)據(jù)產(chǎn)生ECC校驗數(shù)據(jù)，且在將并行數(shù)據(jù)各數(shù)據(jù)段寫入多塊常規(guī)用途的DRAM芯片的同時，并行將ECC校驗數(shù)據(jù)寫入修復(fù)用途的DRAM芯片； 在執(zhí)行DRAM讀數(shù)據(jù)操作時，數(shù)據(jù)整合模塊對常規(guī)用途的DRAM數(shù)據(jù)與修復(fù)用途的DRAMECC校驗數(shù)據(jù)做錯誤檢測；如果錯誤檢測結(jié)果顯示無錯誤，直接輸出常規(guī)用途的DRAM的數(shù)據(jù)；如果錯誤檢測結(jié)果顯示有錯誤，將錯誤的I位常規(guī)用途的DRAM的數(shù)據(jù)位異或后，再輸出常規(guī)用途的DRAM的數(shù)據(jù)。
【專利摘要】本發(fā)明提供一種DRAM擴展結(jié)構(gòu)及DRAM擴展方法，DRAM擴展結(jié)構(gòu)包括共同封裝在同一塊芯片內(nèi)的多塊DRAM芯片和一塊邏輯芯片，所述邏輯芯片包括一個數(shù)據(jù)整合模塊，數(shù)據(jù)整合模塊通過并行控制多塊DRAM芯片，在寫數(shù)據(jù)時，將并行數(shù)據(jù)各數(shù)據(jù)段并行同時寫入各DRAM芯片，在讀數(shù)據(jù)時，同時讀出所有DRAM芯片的數(shù)據(jù)，通過數(shù)據(jù)整合，輸出并行的寬數(shù)據(jù)位數(shù)據(jù)，實現(xiàn)較寬的數(shù)據(jù)位寬，簡化了現(xiàn)有數(shù)據(jù)擴展系統(tǒng)的結(jié)構(gòu)。
【IPC分類】G11C11-4063, G11C29-42
【公開號】CN104575585
【申請?zhí)枴緾N201510021457
【發(fā)明人】亞歷山大
【申請人】西安華芯半導(dǎo)體有限公司
【公開日】2015年4月29日
【申請日】2015年1月15日