本發(fā)明涉及一種存儲單元，尤其是涉及一種基于FinFET器件的讀寫分離存儲單元。

背景技術(shù)：

隨著工藝尺寸進入納米級，功耗成為集成電路設計者不得不關(guān)注的問題。在大部分的數(shù)字系統(tǒng)中存儲器的功耗占據(jù)總電路功耗的比例越來越大。靜態(tài)隨機存取存儲器(SRAM，Static Random Access Memory)，在存儲器中是一個重要的組成部分，因而設計低功耗SRAM具有重要的研究意義。靜態(tài)隨機存取存儲器主要由存儲陣列及其他外圍電路構(gòu)成，而存儲陣列由存儲單元構(gòu)成，存儲單元是靜態(tài)隨機存取存儲器的核心，存儲單元直接決定靜態(tài)隨機存取存儲器的性能。

延時、功耗和功耗延時積是體現(xiàn)存儲單元性能的主要三個因素，優(yōu)化這三個因素可以優(yōu)化存儲單元的性能從而提高靜態(tài)隨機存取存儲器整體系統(tǒng)的性能，其中，功耗延時積為功耗和延時的乘積，單位為焦耳，因此功耗延時積是能量的衡量，可以作為一個開關(guān)器件性能的度量。在功耗延時積基本不變的情況下，面積也是制約電路性能的一個重要因素。

FinFET管(鰭式場效晶體管，F(xiàn)in Field-Effect Transistor)是一種新的互補式金氧半導體(CMOS)晶體管，具有功耗低，面積小的優(yōu)點。鑒此，設計一種在不影響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的讀寫分離存儲單元具有重要意義。

技術(shù)實現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種在不影響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的讀寫分離存儲單元。

本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種基于FinFET器件的讀寫分離存儲單元，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管，所述的第一FinFET管和所述的第二FinFET管均為P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管均為N型FinFET管，所述的第一FinFET管和所述的第二FinFET管的鰭的數(shù)量均為2，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鰭的數(shù)量均為1；所述的第一FinFET管的源極和所述的第二FinFET管的源極均接入電源，所述的第一FinFET管的漏極、所述的第二FinFET管的前柵、所述的第二FinFET管的背柵、所述的第三FinFET管的漏極、所述的第四FinFET管的前柵和所述的第五FinFET管的漏極連接且其連接端為所述的讀寫分離存儲單元的輸出端，所述的第一FinFET管的前柵、所述的第一FinFET管的背柵、所述的第二FinFET管的漏極、所述的第三FinFET管的前柵、所述的第四FinFET管的漏極、所述的第六FinFET管的漏極和所述的第七FinFET管的前柵連接且其連接端為所述的讀寫分離存儲單元的反相輸出端；所述的第三FinFET管的源極、所述的第三FinFET管的背柵、所述的第四FinFET管的背柵、所述的第四FinFET管的源極和所述的第七FinFET管的源極均接地；所述的第五FinFET管的前柵、所述的第五FinFET管的背柵、所述的第六FinFET管的背柵和所述的第六FinFET管的前柵連接且其連接線為所述的讀寫分離存儲單元的寫字線；所述的第五FinFET管的源極為所述的讀寫分離存儲單元的寫位線；所述的第六FinFET管的源極為所述的讀寫分離存儲單元的寫位線反向控制端；所述的第七FinFET管的漏極為所述的讀寫分離存儲單元的讀位線；所述的第七FinFET管的背柵為所述的讀寫分離存儲單元的讀字線。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管均為低閾值FinFET管，所述的第七FinFET管為高閾值FinFET管。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管均的閾值電壓均為0.1v，所述的第七FinFET管的閾值電壓為0.6v。

與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于通過第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管這七個FinFET管構(gòu)成基于FinFET器件的讀寫分離存儲單元，第一FinFET管和第二FinFET管均為P型FinFET管，第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管均為N型FinFET管，第一FinFET管和第二FinFET管的鰭的數(shù)量均為2，第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鰭的數(shù)量均為1；第一FinFET管的源極和第二FinFET管的源極均接入電源，第一FinFET管的漏極、第二FinFET管的前柵、第二FinFET管的背柵、第三FinFET管的漏極、第四FinFET管的前柵和第五FinFET管的漏極連接且其連接端為讀寫分離存儲單元的輸出端，第一FinFET管的前柵、第一FinFET管的背柵、第二FinFET管的漏極、第三FinFET管的前柵、第四FinFET管的漏極、第六FinFET管的漏極和第七FinFET管的前柵連接且其連接端為讀寫分離存儲單元的反相輸出端；第三FinFET管的源極、第三FinFET管的背柵、第四FinFET管的背柵、第四FinFET管的源極和第七FinFET管的源極均接地；第五FinFET管的前柵、第五FinFET管的背柵、第六FinFET管的背柵和第六FinFET管的前柵連接且其連接線為讀寫分離存儲單元的寫字線；第五FinFET管的源極為讀寫分離存儲單元的寫位線；第六FinFET管的源極為讀寫分離存儲單元的寫位線反向控制端；第七FinFET管的漏極為讀寫分離存儲單元的讀位線；第七FinFET管的背柵為讀寫分離存儲單元的讀字線；本發(fā)明的基于FinFET器件的讀寫分離存儲單元讀寫操作分離，寫字線WRWL為高電平，第五FinFET管和第六FinFET管導通，寫位線WRBL進行讀操作，寫位線WRBL和寫位線反向控制端之間形成電位差，讀位線RDWL為高電平時，第七FinFET管作為分柵管用于讀操作，讀操作完成通過寫操作控制進行寫操作，不會破壞存儲單元數(shù)據(jù)，從而存儲單元有更多的優(yōu)化空間用于提高寫噪聲容限，其內(nèi)包含的FinFET管的背柵接至高電壓/低電壓，或者接為同柵，可調(diào)整各晶體管的性能，從而改善存儲單元的噪聲容，本發(fā)明的基于FinFET器件的讀寫分離存儲單元具有正確的工作邏輯，并且其電路結(jié)構(gòu)簡單，采用數(shù)量較少的晶體管來實現(xiàn)存儲單元功能，讀操作和寫操作分開，讀寫互不干擾，延時、功耗和功耗延時積均較小；

當?shù)谝籉inFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管均為低閾值FinFET管，第七FinFET管為高閾值FinFET管時。第一FinFET管、第二FinFET管、第五FinFET管和第六FinFET管均為低閾值FinFET管且均為共柵連接模式，保證電路速度。第三FinFET管和第四FinFET管背柵接地，降低電路功耗。第七FinFET管為高閾值FinFET管保證電路功能正確且功耗較低。

當?shù)谝籉inFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管均的閾值電壓均為0.1v，第七FinFET管的閾值電壓為0.6v時，閾值電壓為0.1v時，F(xiàn)inFET管運行速度快；閾值電壓為0.6v時，F(xiàn)inFET管功耗較低。

附圖說明

圖1為BSIMIMG工藝庫中經(jīng)典存儲單元的電路圖；

圖2為本發(fā)明的基于FinFET器件的讀寫分離存儲單元的電路圖；

圖3為標準電壓(1v)下，本發(fā)明的基于FinFET器件的讀寫分離存儲單元在BSIMIMG標準工藝下的仿真波形圖；

圖4為超閾值電壓(0.8v)下，本發(fā)明的基于FinFET器件的讀寫分離存儲單元在BSIMIMG標準工藝下的仿真波形圖。

具體實施方式

以下結(jié)合附圖實施例對本發(fā)明的基于FinFET器件的讀寫分離存儲單元作進一步詳細描述。

實施例一：如圖2所示，一種基于FinFET器件的讀寫分離存儲單元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7，第一FinFET管M1和第二FinFET管M2均為P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7均為N型FinFET管，第一FinFET管M1和第二FinFET管M2的鰭的數(shù)量均為2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鰭的數(shù)量均為1；第一FinFET管M1的源極和第二FinFET管M2的源極均接入電源，第一FinFET管M1的漏極、第二FinFET管M2的前柵、第二FinFET管M2的背柵、第三FinFET管M3的漏極、第四FinFET管M4的前柵和第五FinFET管M5的漏極連接且其連接端為讀寫分離存儲單元的輸出端，第一FinFET管M1的前柵、第一FinFET管M1的背柵、第二FinFET管M2的漏極、第三FinFET管M3的前柵、第四FinFET管M4的漏極、第六FinFET管M6的漏極和第七FinFET管M7的前柵連接且其連接端為讀寫分離存儲單元的反相輸出端；第三FinFET管M3的源極、第三FinFET管M3的背柵、第四FinFET管M4的背柵、第四FinFET管M4的源極和第七FinFET管M7的源極均接地；第五FinFET管M5的前柵、第五FinFET管M5的背柵、第六FinFET管M6的背柵和第六FinFET管M6的前柵連接且其連接線為讀寫分離存儲單元的寫字線WRWL；第五FinFET管M5的源極為讀寫分離存儲單元的寫位線WRBL；第六FinFET管M6的源極為讀寫分離存儲單元的寫位線反向控制端第七FinFET管M7的漏極為讀寫分離存儲單元的讀位線RDBL；第七FinFET管M7的背柵為讀寫分離存儲單元的讀字線RDWL。

實施例二：如圖2所示，一種基于FinFET器件的讀寫分離存儲單元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7，第一FinFET管M1和第二FinFET管M2均為P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7均為N型FinFET管，第一FinFET管M1和第二FinFET管M2的鰭的數(shù)量均為2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鰭的數(shù)量均為1；第一FinFET管M1的源極和第二FinFET管M2的源極均接入電源，第一FinFET管M1的漏極、第二FinFET管M2的前柵、第二FinFET管M2的背柵、第三FinFET管M3的漏極、第四FinFET管M4的前柵和第五FinFET管M5的漏極連接且其連接端為讀寫分離存儲單元的輸出端，第一FinFET管M1的前柵、第一FinFET管M1的背柵、第二FinFET管M2的漏極、第三FinFET管M3的前柵、第四FinFET管M4的漏極、第六FinFET管M6的漏極和第七FinFET管M7的前柵連接且其連接端為讀寫分離存儲單元的反相輸出端；第三FinFET管M3的源極、第三FinFET管M3的背柵、第四FinFET管M4的背柵、第四FinFET管M4的源極和第七FinFET管M7的源極均接地；第五FinFET管M5的前柵、第五FinFET管M5的背柵、第六FinFET管M6的背柵和第六FinFET管M6的前柵連接且其連接線為讀寫分離存儲單元的寫字線WRWL；第五FinFET管M5的源極為讀寫分離存儲單元的寫位線WRBL；第六FinFET管M6的源極為讀寫分離存儲單元的寫位線反向控制端第七FinFET管M7的漏極為讀寫分離存儲單元的讀位線RDBL；第七FinFET管M7的背柵為讀寫分離存儲單元的讀字線RDWL。

本實施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均為低閾值FinFET管，第七FinFET管M7為高閾值FinFET管。

實施例三：如圖2所示，一種基于FinFET器件的讀寫分離存儲單元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7，第一FinFET管M1和第二FinFET管M2均為P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7均為N型FinFET管，第一FinFET管M1和第二FinFET管M2的鰭的數(shù)量均為2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鰭的數(shù)量均為1；第一FinFET管M1的源極和第二FinFET管M2的源極均接入電源，第一FinFET管M1的漏極、第二FinFET管M2的前柵、第二FinFET管M2的背柵、第三FinFET管M3的漏極、第四FinFET管M4的前柵和第五FinFET管M5的漏極連接且其連接端為讀寫分離存儲單元的輸出端，第一FinFET管M1的前柵、第一FinFET管M1的背柵、第二FinFET管M2的漏極、第三FinFET管M3的前柵、第四FinFET管M4的漏極、第六FinFET管M6的漏極和第七FinFET管M7的前柵連接且其連接端為讀寫分離存儲單元的反相輸出端；第三FinFET管M3的源極、第三FinFET管M3的背柵、第四FinFET管M4的背柵、第四FinFET管M4的源極和第七FinFET管M7的源極均接地；第五FinFET管M5的前柵、第五FinFET管M5的背柵、第六FinFET管M6的背柵和第六FinFET管M6的前柵連接且其連接線為讀寫分離存儲單元的寫字線WRWL；第五FinFET管M5的源極為讀寫分離存儲單元的寫位線WRBL；第六FinFET管M6的源極為讀寫分離存儲單元的寫位線反向控制端第七FinFET管M7的漏極為讀寫分離存儲單元的讀位線RDBL；第七FinFET管M7的背柵為讀寫分離存儲單元的讀字線RDWL。

本實施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均為低閾值FinFET管，第七FinFET管M7為高閾值FinFET管。

本實施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均的閾值電壓均為0.1v，第七FinFET管M7的閾值電壓為0.6v。

為了驗證本發(fā)明的基于FinFET器件的讀寫分離存儲單元的優(yōu)益性，在BSIMIMG標準工藝下，電路的輸入頻率為400MHz、800MHz、1GHz、2G的條件下,使用電路仿真工具HSPICE對本發(fā)明的基于FinFET器件的讀寫分離存儲單元和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元這兩種電路的性能進行仿真對比，其中，BSIMIMG工藝庫對應的電源電壓為1V。標準電壓(1v)下，本發(fā)明的基于FinFET器件的讀寫分離存儲單元基于BSIMIMG標準工藝仿真波形圖如圖3所示；超閾值電壓(0.8v)下，本發(fā)明的基于FinFET器件的讀寫分離存儲單元基于BSIMIMG標準工藝仿真波形圖如圖4所示。分析圖3和圖4可知，本發(fā)明的基于FinFET器件的讀寫分離存儲單元具有正確的工作邏輯。

表1為在BSIMIMG標準工藝下，輸入頻率為400MHz時，本發(fā)明的基于FinFET器件的讀寫分離存儲單元和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元兩種電路的性能比較圖。

表1

從表1中可以得出：本發(fā)明的基于FinFET器件的讀寫分離存儲單元與和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元相比，延時降低了7.4％，平均總功耗降低了1.7％，功耗延時積降低了8.8％。

表2為在BSIMIMG標準工藝下，輸入頻率為400MHz時，本發(fā)明的基于FinFET器件的讀寫分離存儲單元和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元兩種電路的性能比較圖。

表2

從表2中可以得出：本發(fā)明的基于FinFET器件的讀寫分離存儲單元與和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元相比，延時降低了7.4％，平均總功耗降低了2.4％，功耗延時積降低了9.5％。

表3為在BSIMIMG標準工藝下，輸入頻率為1G Hz時，本發(fā)明的基于FinFET器件的讀寫分離存儲單元和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元兩種電路的性能比較圖。

表3

從表3中可以得出：本發(fā)明的基于FinFET器件的讀寫分離存儲單元與和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元相比，延時降低了7.4％，平均總功耗降低了2.6％，功耗延時積降低了9.8％。

表4為在BSIMIMG標準工藝下，輸入頻率為2G Hz時，本發(fā)明的基于FinFET器件的讀寫分離存儲單元和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元兩種電路的性能比較圖。

表4

從表4中可以得出：本發(fā)明的基于FinFET器件的讀寫分離存儲單元與和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元相比，延時降低了7.4％，平均總功耗降低了3.3％，功耗延時積降低了10.5％。

由上述的比較數(shù)據(jù)可見，在不影響電路性能的前提下，本發(fā)明的基于FinFET器件的讀寫分離存儲單元和圖1所示的BSIMIMG工藝庫中經(jīng)典六管存儲單元相比較，延時得到優(yōu)化，運行速度得到了提高；電路的功耗和功耗延時積也得到了優(yōu)化。