本發(fā)明的實(shí)施例是有關(guān)于非易失性存儲(chǔ)元件(non-volatile memory device)，特別是一種具有多層存儲(chǔ)單元平面層(planes of memory cells)被配置來(lái)提供立體垂直陣列的的高密度非易失性存儲(chǔ)元件。

背景技術(shù)：

當(dāng)微縮挑戰(zhàn)(scaling challenges)出現(xiàn)，要將更多的晶體管整合于單一基材上時(shí)，就有新的技術(shù)被發(fā)展出來(lái)。以往晶體管密度的增加是較多由晶體管本身尺寸的縮小來(lái)達(dá)成。但是，微型化程度的可行性有其物理上的極限。為了要繼續(xù)將更多的晶體管整合在單一元件上，垂直元件，又被稱(chēng)為立體元件，的概念，正日漸受到矚目。也就是說(shuō)，當(dāng)傳統(tǒng)的晶體管是由水平定向的源極、漏極及柵極區(qū)域所組成時(shí)，垂直柵極(vertical gate)在垂直的方向上建立了這些特征，從而降低了每一個(gè)元件的水平底面積(horizontal footprint)。

因此，由于能夠依靠在相似的底面積中單純以堆疊更多的疊層來(lái)增加陣列密度，立體與非門(mén)(以下簡(jiǎn)稱(chēng)為NAND)陣列被證明是具有吸引力的。而隨著更多的疊層被堆疊，單元之間的間隙(pitch)變大，從而降低水平方向的元件數(shù)量。立體結(jié)構(gòu)的可微縮性(scalability)即受到了限制。

因此，有需要減少該技術(shù)領(lǐng)域中對(duì)于深狹縫刻蝕(deep slit etching)的需求，從而減少立體結(jié)構(gòu)的可微縮性與效率的限制。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一實(shí)施例，提供一種非易失性存儲(chǔ)元件，通過(guò)提供一新穎的立體結(jié)構(gòu)，可避免由錐狀(tapered)刻蝕所造成的無(wú)效率，此新穎的立體結(jié)構(gòu)包括僅限于頂層的多晶硅切口(cut)，以避開(kāi)較高的疊層所需的工藝裕度(process window)限制，從而達(dá)成非常有效率的陣列密度。

在一些實(shí)施例之中，提供一種用于控制存儲(chǔ)器元件的裝置，包括基材，以及由多個(gè)非易失性存儲(chǔ)單元所組成的立體陣列，立體陣列包括多個(gè)導(dǎo)電 層，通過(guò)多個(gè)絕緣層彼此分開(kāi)，導(dǎo)電層包括一頂層以及一或多個(gè)底層，頂層包括n個(gè)串列選擇線(string select line，SSL)，其中頂層還包括n-1個(gè)切口，每一個(gè)切口電性分隔二個(gè)串列選擇線，每一個(gè)切口切割至頂層的深度，而未延伸至底層之中。

在一些實(shí)施例之中，此裝置還包括與導(dǎo)電層及絕緣層正交排列(arranged orthogonally)的多個(gè)垂直通道，每一個(gè)垂直通道各包括由多個(gè)存儲(chǔ)單元所組成的串列，每一個(gè)串列各自耦接至一條位線(word line，WL)、一條串列選擇線及一或多條字線(bit line，BL)。

在一些實(shí)施例之中，此裝置還包括配置用來(lái)利用串列選擇線譯碼位線的控制電路(control circuit)。

在一些實(shí)施例之中，此裝置還包括位于位線的每一側(cè)的共同選擇線(common select line，CSL)，其中共同選擇線由多晶硅、外延層(epitaxial，Epi)及金屬中的任一種所形成。

在一些實(shí)施例之中，存儲(chǔ)器元件為非易失性存儲(chǔ)元件(non-volatile memory device)、嵌入式存儲(chǔ)器元件(embedded memory device)、浮置柵極存儲(chǔ)器元件(floating gate memory device)及電荷捕捉存儲(chǔ)器元件(charge trapping memory device)中的其中一種，在一些實(shí)施例之中，基材為n型基材、未摻雜基材、p型基材及包括n阱、p阱、深n阱的三阱結(jié)構(gòu)(triple well structure)中的其中一種。

在一些實(shí)施例之中，此裝置還包括氧化物-氮化物-氧化物(oxide-nitride-oxide，以下簡(jiǎn)稱(chēng)為ONO)疊層及垂直通道，ONO疊層可為絕緣體/捕獲層(insulator/trapping)及捕獲層/絕緣體(trapping/insulator)組合中的其中一種，垂直通道由僅有多晶硅及多晶硅/絕緣體的組合，兩者中的任意一種所填充。

在一些實(shí)施例之中，此裝置可用來(lái)控制只讀存儲(chǔ)器(read-only memory，ROM)或NAND存儲(chǔ)器元件。在一些實(shí)施例之中，存儲(chǔ)器元件為包括閃存(flash memory)的非易失性存儲(chǔ)元件。在一些實(shí)施例之中，存儲(chǔ)器元件為包括NAND閃存的非易失性存儲(chǔ)元件。

在一些實(shí)施例之中，提供一種非易失性存儲(chǔ)元件，包括基材，以及由多個(gè)非易失性存儲(chǔ)單元所組成的立體陣列，立體陣列包括多個(gè)導(dǎo)電層，通 過(guò)多個(gè)絕緣層彼此分開(kāi)，導(dǎo)電層包括一頂層以及一或多個(gè)底層，頂層包括n條個(gè)串列選擇線，其中頂層還包括n-1個(gè)切口，每一個(gè)切口電性分隔二個(gè)串列選擇線，每一個(gè)切口切割至頂層的深度，而未延伸至底層之中。

在一些實(shí)施例之中，此非易失性存儲(chǔ)元件還包括與導(dǎo)電層及絕緣層正交排列的多個(gè)垂直通道，每一個(gè)垂直通道各包括多個(gè)存儲(chǔ)單元所組成的串列，每一個(gè)串列各自耦接至一條位線、一條串列選擇線及一或多條字線。

在一些實(shí)施例之中，此非易失性存儲(chǔ)元件還包括配置用來(lái)利用該些串列選擇線譯碼該些位線的控制電路。

在一些實(shí)施例之中，此非易失性存儲(chǔ)元件還包括位于位線的每一側(cè)的共同選擇線，其中共同選擇線由多晶硅、外延層及金屬中的任一種所形成。在一些實(shí)施例之中，基材為n型基材、未摻雜基材、p型基材及包括n阱、p阱、深n阱的三阱結(jié)構(gòu)中的其中一種。在一些實(shí)施例之中，此非易失性存儲(chǔ)元件還包括ONO疊層及垂直通道，ONO疊層可為絕緣體/捕獲層及捕獲層/絕緣體的組合中的其中一種，以及垂直通道由僅有多晶硅及多晶硅/絕緣體的組合，兩者中的任意一種所填充。

在一些實(shí)施例之中，非易失性存儲(chǔ)元件包括閃存。在一些實(shí)施例之中，非易失性存儲(chǔ)元件包括NAND閃存。

在一些實(shí)施例之中，提供一種制造半導(dǎo)體元件的方法，包括提供基材、形成通過(guò)多個(gè)絕緣層彼此分開(kāi)的多個(gè)導(dǎo)電層，其中導(dǎo)電層包括頂層以及一或多個(gè)底層，頂層包括n個(gè)串列選擇線；刻蝕頂層以使其包括n-1個(gè)切口，其中每一個(gè)切口切割至頂層的深度，而未延伸至底層之中；以及以絕緣材料填充n-1個(gè)切口。其中，對(duì)每個(gè)切口所進(jìn)行的刻蝕和填充步驟會(huì)沿著頂層形成前述的串列選擇線。

在一些實(shí)施例之中，此方法還包括提供與導(dǎo)電層及絕緣層正交排列的多個(gè)垂直通道，每一個(gè)垂直通道各包括多個(gè)存儲(chǔ)單元所組成的串列，每一個(gè)串列各自耦接至一條位線、一條串列選擇線及一或多條字線。

在一些實(shí)施例之中，此方法還包括利用串列選擇線解碼一或多條位線。

在一些實(shí)施例之中，半導(dǎo)體元件為非易失性存儲(chǔ)元件、嵌入式存儲(chǔ)器元件、浮置柵極存儲(chǔ)器元件及電荷捕捉存儲(chǔ)器元件中的其中一種。

在一些實(shí)施例之中，基材為n型基材、未摻雜基材、p型基材及包括 n阱、p阱、深n阱的三阱結(jié)構(gòu)中的其中一種。

以上所述的發(fā)明內(nèi)容只是總結(jié)某些實(shí)施例以提供讀者對(duì)本發(fā)明某些方面有基本的理解。因此必須理解的是，上述實(shí)施例僅是例示說(shuō)明，并非要將本發(fā)明的精神范圍窄化為其中的任何一種形式。且必須明了的是，本發(fā)明的范圍包含上述實(shí)施例所未揭露的其他實(shí)施例。其中一些將進(jìn)一步詳述于下。

附圖說(shuō)明

前述實(shí)施例將配合所附附圖，作詳細(xì)說(shuō)明如下。其中附圖并未以相同比例繪示，其中：

圖1為根據(jù)本發(fā)明的實(shí)施例繪示一種包含有一控制電路和多個(gè)串接存儲(chǔ)單元的半導(dǎo)體元件方塊示意圖。

圖2A為根據(jù)本發(fā)明的實(shí)施例一種傳統(tǒng)二維NAND結(jié)構(gòu)的電路示意圖。

圖2B為根據(jù)本發(fā)明的實(shí)施例繪示一種應(yīng)用圖2A的二維NAND結(jié)構(gòu)所建構(gòu)的傳統(tǒng)立體NAND結(jié)構(gòu)的電路示意圖。

圖3A、圖3B、圖4A、圖4B為根據(jù)本發(fā)明的實(shí)施例繪示傳統(tǒng)工藝的示意圖。

圖5為根據(jù)本發(fā)明的實(shí)施例繪示所揭露的增進(jìn)陣列效率的操作，例如是增進(jìn)非易失性存儲(chǔ)元件的陣列效率的操作的流程圖。

圖6A、圖6B為根據(jù)本發(fā)明的實(shí)施例繪示多晶硅頂層切口的示意圖。

圖7A、圖7B為根據(jù)本發(fā)明的實(shí)施例繪示填充氧化物的多晶硅頂層切口的示意圖。

圖8A、圖8B、圖9A、圖9B為根據(jù)本發(fā)明的實(shí)施例繪示多晶硅頂層切口程序的優(yōu)點(diǎn)的示意圖。

圖10A、圖10B、圖10C為根據(jù)本發(fā)明的實(shí)施例繪示ONO疊層/多晶硅通道的示意圖。

圖11A、圖11B為根據(jù)本發(fā)明的實(shí)施例繪示包括字線的存儲(chǔ)器元件的示意圖。

圖12A、圖12B為根據(jù)本發(fā)明的實(shí)施例繪示包括多個(gè)串列選擇線的存儲(chǔ)器元件的示意圖。

圖13繪示包括字線譯碼器(decoder)區(qū)域以及共同選擇線的存儲(chǔ)器 元件。

圖14為根據(jù)本發(fā)明的實(shí)施例繪示使用串列選擇線譯碼位線的方法的示意圖。

圖15A、圖15B為根據(jù)本發(fā)明的實(shí)施例繪示無(wú)需顧慮字源線橋接(bridge)或位線橋接的示意圖。

圖16A、圖16B為根據(jù)本發(fā)明的實(shí)施例繪示修復(fù)方案的示意圖。

【符號(hào)說(shuō)明】

100：半導(dǎo)體元件

102：控制電路

104：非易失性存儲(chǔ)單元

300：基材

405：導(dǎo)電層

405a：頂層

410：絕緣層

502：提供基材的操作

504：提供與絕緣層交錯(cuò)的導(dǎo)電層的操作

506：刻蝕形成多晶硅頂層切口的操作

508：填充多晶硅頂層切口的操作

510：刻蝕形成垂直通道的操作

512：使用串列選擇線譯碼位線的操作

610：多晶硅頂層切口

1105a、1105b、...1105n：位線

1110a、1110b、...1110n：串列選擇線

1305：字線譯碼器區(qū)域

1310：共同選擇線

1405：第二串列選擇線

1410：第一串列選擇線

1415：第三串列選擇線

1420：垂直通道

BL₁、BL₂、...BL_n：字線

BL<p>...BL<q>：字線

BL_e：偶數(shù)字線

BL_o：奇數(shù)字線

CSL：共同選擇線

GSL、MGSL：接地選擇線

ONO：ONO疊層

SSL、MSSL：串列選擇線

SSL<0>、SSL<1>...SSL<7>：串列選擇線

SSL₁、SSL₂...SSL_n-1、SSL_n：串列選擇線

WL...WL_n：字線

WL0...WL23：字線

WL₁...WL_n-2、WL_n-1、WL_n：字線

具體實(shí)施方式

以下將參照附圖對(duì)本發(fā)明的一些實(shí)施例作進(jìn)一步的說(shuō)明。只有部分而非全部的實(shí)施例被描述其中。事實(shí)上，本發(fā)明尚可通過(guò)許多不同的結(jié)構(gòu)實(shí)施例來(lái)加以實(shí)現(xiàn)，不應(yīng)被解釋為僅限于被揭露的實(shí)施例。相反的，提供這些實(shí)施例，僅是為了讓本說(shuō)明書(shū)符合法律的規(guī)定。在不同實(shí)施例之中，相同的元件將以相同的元件符號(hào)加以標(biāo)示。

此處所使用的「非易失性存儲(chǔ)元件」一詞，代表一種在電力被移除時(shí)仍可儲(chǔ)存信息的半導(dǎo)體元件。非易失性存儲(chǔ)元件包括，但不限于，屏蔽只讀存儲(chǔ)器(Mask Read-Only Memory)、可編程只讀存儲(chǔ)器(Programmable Read-Only Memory)、抹除式可復(fù)寫(xiě)只讀存儲(chǔ)器(Erasable Programmable Read-Only Memory)、電子抹除式可復(fù)寫(xiě)只讀存儲(chǔ)器(Electrically Erasable Programmable Read-Only Memory)以及閃存。

此處所使用的「基材」一詞，代表任何一種位于下方的材料，或者是用來(lái)在其上方形成電路、外延層或半導(dǎo)體的材料。一般而言，基材可被定義為位于半導(dǎo)體元件下方的一層或多層，甚至是用來(lái)形成半導(dǎo)體元件的基底層的一層或多層。基材可以包括硅、摻雜硅、鍺、硅鍺、半導(dǎo)體復(fù)合物及其他半導(dǎo)體材料的其中一者或上述的任意組合。

請(qǐng)參照?qǐng)D1，其提供了一種半導(dǎo)體元件100的方塊示意圖。此一半導(dǎo) 體元件100包含有一控制電路102和多個(gè)串接的非易失性存儲(chǔ)單元104?？刂齐娐?02和每一個(gè)串接的存儲(chǔ)單元104連通，建構(gòu)來(lái)主導(dǎo)施加于這些存儲(chǔ)單元104上的讀取、寫(xiě)入抹除和其他操作。每一個(gè)存儲(chǔ)單元104可以次第的包含以行列方式排列的存儲(chǔ)單元矩陣。例如，如圖2A繪示一種傳統(tǒng)二維NAND結(jié)構(gòu)的電路示意圖。

矩陣中的每一個(gè)存儲(chǔ)單元包括一個(gè)具有柵極、漏極、源極和定義于漏極與源極間的通道的晶體管結(jié)構(gòu)。每一個(gè)存儲(chǔ)單元位于一條字線和一條位線之間的重疊位置上。其中柵極連接至字線；漏極連接至位線；且源極與后續(xù)接地的源極線連接。傳統(tǒng)快閃存儲(chǔ)單元的柵極一般會(huì)包含具有控制柵和浮置柵的雙柵極結(jié)構(gòu)。其中浮置柵懸浮于兩個(gè)氧化層之間，藉以捕捉寫(xiě)入存儲(chǔ)單元中的電子。在一些實(shí)施例之中，每一個(gè)存儲(chǔ)單元104可以包括一個(gè)立體存儲(chǔ)器。圖2B繪示一種應(yīng)用圖2A的二維NAND結(jié)構(gòu)所建構(gòu)的傳統(tǒng)立體NAND結(jié)構(gòu)的電路示意圖。

傳統(tǒng)結(jié)構(gòu)

如圖2A所繪示，在傳統(tǒng)的NAND閃存中，存儲(chǔ)單元彼此串聯(lián)(例如，典型的是以16個(gè)或32為一群)。例如，如圖所示的存儲(chǔ)單元矩陣。此存儲(chǔ)單元矩陣是非易失性存儲(chǔ)元件(例如圖1所繪示的存儲(chǔ)單元104其中一個(gè))中某一個(gè)區(qū)塊(block)的一部分。非易失性存儲(chǔ)元件中的每一個(gè)區(qū)塊包含多條字線(如圖2A所繪示的WL...和WL_n)，并與多條順序排列的偶數(shù)和奇數(shù)位線交叉。在圖2A中，所繪示的區(qū)塊部分繪示出一條奇數(shù)位線(BL_o)和兩條偶數(shù)位線(BL_e)。存儲(chǔ)單元位于字線和位線的每一個(gè)交叉點(diǎn)(cross point)上。由于圖2A繪示有n條字線和3條位線。因此總共會(huì)有3n個(gè)存儲(chǔ)單元。

兩個(gè)選擇晶體管配置在堆疊結(jié)構(gòu)(stack)的邊緣，用以確保(通過(guò)接地選擇線MGSL)接地(connections to ground)并(通過(guò)串列選擇線MSSL)連接至位線。當(dāng)讀取存儲(chǔ)單元時(shí)，柵極電壓設(shè)定為0伏特，同時(shí)對(duì)堆疊結(jié)構(gòu)的其他柵極施予高電壓(典型為4伏特至5伏特)的偏壓，使其不管臨界電壓為何，都變成通路晶體管(pass-transistor)。被抹除之后的NAND閃存具有負(fù)值的臨界電壓。相反的，被寫(xiě)入之后的NAND閃存具有正值的臨界電壓。但不論哪個(gè)實(shí)施例，其電壓值都小于4伏特。實(shí)際上，以0 伏特來(lái)驅(qū)動(dòng)選擇柵極，假如對(duì)被尋址(addressed)的存儲(chǔ)單元進(jìn)行抹除，則所有串連的存儲(chǔ)單元都會(huì)吸入電流(sink current)。相反的，當(dāng)對(duì)被尋址的存儲(chǔ)單元進(jìn)行寫(xiě)入時(shí)，則不會(huì)有存儲(chǔ)單元吸入電流。

圖2B繪示一種應(yīng)用圖2A的二維NAND結(jié)構(gòu)所建構(gòu)的傳統(tǒng)立體NAND結(jié)構(gòu)的電路示意圖。如圖所示，每一個(gè)NAND層(圖2A繪示其中的一層)包含多條字線(如圖2B所繪示的WL0、......、WL23)，與多條順序排列的偶數(shù)和奇數(shù)位線(如圖2B所繪示的BL<p>、......、BL<q>)交叉。另外，每一個(gè)NAND層包含一條單一的串列選擇線(如圖2B所繪示的SSL<0>、SSL<1>和SSL<7>)。

傳統(tǒng)工藝

圖3A、圖3B、圖4A、圖4B繪示傳統(tǒng)工藝的示意圖。首先提供基材。圖3A繪示基材的剖面圖，圖3B繪示基材的俯視圖。如圖4A所示，在提供了基材之后，提供多個(gè)交錯(cuò)(interleaved)的導(dǎo)電層與絕緣層。

在提供了導(dǎo)電層與絕緣層之后，深切縫刻蝕被用在例如柵極取代程序(gate replacement process)中，柵極取代程序可能在后續(xù)增加層數(shù)時(shí)導(dǎo)致間隙變大。當(dāng)試著增加存儲(chǔ)器元件中的層數(shù)時(shí)，越來(lái)越大的間隙造成了低效率的陣列密度。也就是說(shuō)，在傳統(tǒng)的工藝中，深切縫刻蝕可能被迫在增加層數(shù)時(shí)也增加了頂層的間隙。因成本優(yōu)勢(shì)所需求的接近90度的錐角(taper angle)導(dǎo)致了在工藝中刻蝕與填充步驟的挑戰(zhàn)。

多晶硅頂層切口程序

因此，提供一種僅有頂層被切割的新程序。此一程序減少或消除了工藝裕度的限制，而允許更高的疊層以及更有效率的陣列密度。舉例而言，根據(jù)本發(fā)明，頂層用來(lái)控制整個(gè)NAND串。也就是說(shuō)，只需要一個(gè)開(kāi)關(guān)用來(lái)打開(kāi)或關(guān)閉NAND串。

請(qǐng)參照?qǐng)D5，為根據(jù)本發(fā)明的實(shí)施例繪示所揭露的增進(jìn)陣列效率的操作，例如是增進(jìn)非易失性存儲(chǔ)元件的陣列效率的操作的流程圖。在操作502中，提供基材。圖3A及圖3B分別繪示所提供的基材300的剖面圖與俯視圖。在一些實(shí)施例之中，基材可為n型基材、未摻雜基材或p型基材中的任意一種。

在操作504中，提供與絕緣層交錯(cuò)的導(dǎo)電層(例如是多晶硅)。也就 是說(shuō)，進(jìn)行氧化物與多晶硅的交錯(cuò)沉積程序(oxide poly deposit process)。圖4A與圖4B繪示提供與絕緣層410交錯(cuò)的導(dǎo)電層405。舉例而言，如圖4A所示，當(dāng)410可為氧化物或其類(lèi)似物時(shí)，導(dǎo)電層405可為多晶硅或其類(lèi)似物。

在操作506中，可進(jìn)行刻蝕。舉例而言，圖6A及圖6B繪示了多晶硅頂層切口610。具體而言，圖6A繪示了由刻蝕頂層405a所達(dá)成的多晶硅頂層切口。在一些實(shí)施例之中，舉例而言，只要其他的導(dǎo)電層沒(méi)有被切割，非導(dǎo)電層的最上層也可以被切割。在一些實(shí)施例之中，切口可小于100納米，并更接近50納米。在一些實(shí)施例之中，頂層包括n-1個(gè)切口，每個(gè)切口電性分隔頂層405a的兩個(gè)獨(dú)立的部分。在一些實(shí)施例之中，此些獨(dú)立的部分可包括如后所述的串列選擇線。在一些實(shí)施例之中，每一個(gè)切口的深度可等于或接近等于頂層405a的深度而不延伸至底層當(dāng)中，或僅至第一層非導(dǎo)電層。在操作508中，切口可填充氧化物或其類(lèi)似物，從而將頂層導(dǎo)電層的各區(qū)域彼此電性分隔。圖7A及圖7B分別繪示多晶硅頂層切口610填充氧化物后的剖面圖與俯視圖。

圖8A至圖9B繪示多晶硅頂層切口610的優(yōu)點(diǎn)的示意圖。圖8A繪示具有較低疊層時(shí)的用于柵極取代的傳統(tǒng)字線切縫，以及圖8B繪示具有較高疊層時(shí)的用于柵極取代的傳統(tǒng)字線切縫。如圖所示，由于錐狀刻蝕(tapered etch)，導(dǎo)致在較高的疊層需要較大的規(guī)則需求(rule requirement)。因此，由于錐狀刻蝕，導(dǎo)致較高的疊層需要更多的空隙，而造成了無(wú)效率。圖9A繪示根據(jù)本發(fā)明的具有較低疊層時(shí)的僅位于多晶硅頂層的切口，以及圖9B繪示根據(jù)本發(fā)明的具有較高疊層時(shí)的僅位于多晶硅頂層的切口。如圖9A及圖9B所示，在較低疊層與較高疊層中均僅只有頂層導(dǎo)電層被切割，可造成效率的增加。

在操作510中，刻蝕程序可提供垂直孔洞或垂直通道。在提供垂直通道之后，可填充垂直通道。被填充的垂直通道或ONO疊層可為絕緣體/捕獲層及捕獲層/絕緣體的組合中的其中一種。在一些實(shí)施例之中，垂直通道由僅有多晶硅及多晶硅/絕緣體的組合，兩者中的任意一種所填充。如圖10A及圖10B所示，多個(gè)垂直通道可與多個(gè)導(dǎo)電層及絕緣層正交排列。具體而言，圖10A繪示存儲(chǔ)器裝置的剖面圖，而圖10B繪示存儲(chǔ)器裝置的 俯視圖。圖10C繪示包含ONO疊層ONO及多晶硅通道的垂直通道的詳細(xì)說(shuō)明圖。在一些實(shí)施例中，多個(gè)通道中的每一個(gè)可包括存儲(chǔ)器單元的串列，舉例而言，NAND串列或其類(lèi)似物，多個(gè)存儲(chǔ)單元串列中的每一個(gè)可耦合至一條位線、一條串列選擇線以及一或多條字線。

在操作512中，提供位線。圖11A繪示包括位線1105的存儲(chǔ)器元件的剖面圖。圖11B繪示包括位線1105a至1105n的存儲(chǔ)器元件的俯視圖。圖11B更繪示串列選擇線1110a至1110n。可用串列選擇線解碼位線。圖12A繪示根據(jù)本發(fā)明的一實(shí)施例繪示立體NAND結(jié)構(gòu)的示意圖。如圖所示，根據(jù)本發(fā)明的一實(shí)施例的立體結(jié)構(gòu)包括與一系列的位線(如圖12B所示的BL₁、......、BL_n)相交的多條字線(如圖12B所示的WL₁、......WL_n-2、WL_n-1、WL_n)。

在一些實(shí)施例之中，提供多個(gè)串列選擇線。舉例而言，繪示立體存儲(chǔ)器結(jié)構(gòu)的俯視圖的圖12A繪示了多個(gè)(例如是3個(gè))串列選擇線(如所示的SSL₁、SSL_n-1、SSL_n)，以及繪示立體存儲(chǔ)器結(jié)構(gòu)的剖面圖的圖12B繪示了多個(gè)(例如是2個(gè))串列選擇線(如所示的SSL₁、SSL_n)。此處每一個(gè)NAND層包括與一系列的位線(如所示的BL₁、......、BL_n)相交的多條字線(如所示的WL₁、......WL_n-2、WL_n-1、WL_n)。當(dāng)每一層的字線電性連接(也就是說(shuō)每一層的字線具有相同的電壓)時(shí)，串列選擇線并未電性連接(也就是說(shuō)串列選擇線SSL_n與串列選擇線SSL₁并未電性連接)。

圖13繪示包括字線譯碼器區(qū)域1305以及共同選擇線的存儲(chǔ)器元件。在一些實(shí)施例之中，共同選擇線可包括多晶硅、金屬或其類(lèi)似物。圖14繪示使用串列選擇線譯碼位線的一種方法。具體而言，選擇第二串列選擇線1405(而非第一串列選擇線1410或第三串列選擇線1415)可解碼位線1105a。也就是說(shuō)，來(lái)自位線1105a的電壓進(jìn)入垂直通道1420以及基材300，接著進(jìn)入共同選擇線1310。

如圖15A所示的潛在失效模式(potential failure mode)的剖面圖以及如圖15B所示的潛在失效模式的俯視圖，本發(fā)明無(wú)需顧慮字源線橋接或位線橋接。唯一的失效模式為位線斷開(kāi)(BL open)。也就是說(shuō)，在讀取操作時(shí)，電流可能流經(jīng)例如圖14所示位于陣列頂端的金屬位線以及垂直通道，至基材以及共同位線。若位于頂端的金屬位線毀損或垂直通道刻蝕不夠深， 就發(fā)生了位線斷開(kāi)，而儲(chǔ)存于存儲(chǔ)單元的數(shù)據(jù)無(wú)法正確讀取。圖15A及圖15B繪示了失效模式。圖16A繪示了位線斷開(kāi)的修復(fù)模式。圖16A繪示了具有少數(shù)位線斷開(kāi)的實(shí)施例，根據(jù)本發(fā)明可完成位線的修復(fù)。圖16B繪示具有多條位線斷開(kāi)的實(shí)施例，因此，根據(jù)本發(fā)明，位線的修復(fù)可由區(qū)塊修復(fù)(block repair)來(lái)完成。

雖然本發(fā)明的一些實(shí)施例可包括或利用在NAND閃存元件當(dāng)中，本發(fā)明的實(shí)施例可包括或利用在其他的非易失性半導(dǎo)體元件中，例如或非門(mén)(NOR)閃存、只讀存儲(chǔ)器，或其類(lèi)似物。

雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更改與修飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。