本發(fā)明涉及一種存儲(chǔ)單元，尤其是涉及一種基于FinFET器件的存儲(chǔ)單元。

背景技術(shù)：

隨著工藝尺寸進(jìn)入納米級(jí)，功耗成為集成電路設(shè)計(jì)者不得不關(guān)注的問(wèn)題。在大部分的數(shù)字系統(tǒng)中存儲(chǔ)器的功耗占據(jù)總電路功耗的比例越來(lái)越大。靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM，Static Random Access Memory)，在存儲(chǔ)器中是一個(gè)重要的組成部分，因而設(shè)計(jì)低功耗SRAM具有重要的研究意義。靜態(tài)隨機(jī)存取存儲(chǔ)器主要由存儲(chǔ)陣列及其他外圍電路構(gòu)成，而存儲(chǔ)陣列由存儲(chǔ)單元構(gòu)成，存儲(chǔ)單元是靜態(tài)隨機(jī)存取存儲(chǔ)器的核心，存儲(chǔ)單元直接決定靜態(tài)隨機(jī)存取存儲(chǔ)器的性能。

延時(shí)、功耗和功耗延時(shí)積是體現(xiàn)存儲(chǔ)單元性能的主要三個(gè)因素，優(yōu)化這三個(gè)因素可以優(yōu)化存儲(chǔ)單元的性能從而提高靜態(tài)隨機(jī)存取存儲(chǔ)器整體系統(tǒng)的性能，其中，功耗延時(shí)積為功耗和延時(shí)的乘積，單位為焦耳，因此功耗延時(shí)積是能量的衡量，可以作為一個(gè)開(kāi)關(guān)器件性能的度量。在功耗延時(shí)積基本不變的情況下，面積也是制約電路性能的一個(gè)重要因素。

FinFET管(鰭式場(chǎng)效晶體管，F(xiàn)in Field-Effect Transistor)是一種新的互補(bǔ)式金氧半導(dǎo)體(CMOS)晶體管，具有功耗低，面積小的優(yōu)點(diǎn)。鑒此，設(shè)計(jì)一種在不影響電路性能的情況下，電路面積、延時(shí)、功耗和功耗延時(shí)積均較小的基于FinFET器件的讀寫(xiě)分離存儲(chǔ)單元具有重要意義。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種在不影響電路性能的情況下，電路面積、延時(shí)、功耗和功耗延時(shí)積均較小的基于FinFET器件的存儲(chǔ)單元。

本發(fā)明解決上述技術(shù)問(wèn)題所采用的技術(shù)方案為：一種基于FinFET器件的存儲(chǔ)單元，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管，所述的第一FinFET管、所述的第二FinFET管和所述的第六FinFET管均為P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第七FinFET管均為N型FinFET管；所述的第一FinFET管和所述的第二FinFET管的鰭的數(shù)量均為2，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鰭的數(shù)量均為1；所述的第一FinFET管的源極和所述的第二FinFET管的源極均接入電源，所述的第一FinFET管的漏極、所述的第二FinFET管的前柵、所述的第二FinFET管的背柵、所述的第三FinFET管的漏極、所述的第四FinFET管的前柵、所述的第五FinFET管的漏極和所述的第六FinFET管的漏極連接且其連接端為所述的存儲(chǔ)單元的輸出端，所述的第一FinFET管的前柵、所述的第二FinFET管的漏極、所述的第三FinFET管的前柵、所述的第四FinFET管的漏極和所述的第七FinFET管的前柵連接且其連接端為所述的存儲(chǔ)單元的反相輸出端，所述的第一FinFET管的背柵、所述的第五FinFET管的前柵和所述的第五FinFET管的背柵連接且其連接線為所述的存儲(chǔ)單元的寫(xiě)字線；所述的第三FinFET管的背柵、所述的第六FinFET管的前柵和所述的第六FinFET管的背柵連接且其連接端為所述的存儲(chǔ)單元的寫(xiě)字線反向控制端；所述的第三FinFET管的源極、所述的第四FinFET管的源極、所述的第四FinFET管的背柵和所述的第七FinFET管的源極均接地，所述的第五FinFET管的源極和所述的第六FinFET管的源極連接且其連接線為所述的存儲(chǔ)單元的寫(xiě)位線；所述的第七FinFET管的漏極為所述的存儲(chǔ)單元的讀位線；所述的第七FinFET管的背柵為所述的存儲(chǔ)單元的讀字線。

所述的第一FinFET管、所述的第三FinFET管和所述的第七FinFET管均為高閾值FinFET管，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管均為低閾值FinFET管。

所述的第一FinFET管、所述的第三FinFET管和所述的第七FinFET管的閾值電壓均為0.6v，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管的閾值電壓均為0.1v。

與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于通過(guò)第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管這七個(gè)晶體管構(gòu)成存儲(chǔ)單元，第一FinFET管、第二FinFET管和第六FinFET管均為P型FinFET管，第三FinFET管、第四FinFET管、第五FinFET管和第七FinFET管均為N型FinFET管；第一FinFET管和第二FinFET管的鰭的數(shù)量均為2，第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鰭的數(shù)量均為1；第一FinFET管的源極和第二FinFET管的源極均接入電源，第一FinFET管的漏極、第二FinFET管的前柵、第二FinFET管的背柵、第三FinFET管的漏極、第四FinFET管的前柵、第五FinFET管的漏極和第六FinFET管的漏極連接且其連接端為存儲(chǔ)單元的輸出端，第一FinFET管的前柵、第二FinFET管的漏極、第三FinFET管的前柵、第四FinFET管的漏極和第七FinFET管的前柵連接且其連接端為存儲(chǔ)單元的反相輸出端，第一FinFET管的背柵、第五FinFET管的前柵和第五FinFET管的背柵連接且其連接線為存儲(chǔ)單元的寫(xiě)字線；第三FinFET管的背柵、第六FinFET管的前柵和第六FinFET管的背柵連接且其連接端為存儲(chǔ)單元的寫(xiě)字線反向控制端；第三FinFET管的源極、第四FinFET管的源極、第四FinFET管的背柵和第七FinFET管的源極均接地，第五FinFET管的源極和第六FinFET管的源極連接且其連接線為存儲(chǔ)單元的寫(xiě)位線；第七FinFET管的漏極為存儲(chǔ)單元的讀位線；第七FinFET管的背柵為存儲(chǔ)單元的讀字線，本發(fā)明的存儲(chǔ)單元讀寫(xiě)操作采用分離方式，寫(xiě)字線WRWL為高電平，寫(xiě)字線反向控制端為低電平，第五FinFET管和第六FinFET管導(dǎo)通，寫(xiě)位線WRBL進(jìn)行讀操作，寫(xiě)位線WRBL和寫(xiě)字線反向控制端之間形成電位差，讀字線RDWL為高電平時(shí)，第七FinFET管作為分柵管用于讀操作，讀操作完成通過(guò)寫(xiě)操作控制進(jìn)行寫(xiě)操作，寫(xiě)操作采用類似鐘控鎖存器的結(jié)構(gòu)，在寫(xiě)操作時(shí)分柵配置高閾值反相器關(guān)閉，切斷反饋回路，使寫(xiě)操作不受工藝和器件參數(shù)偏差的影響，F(xiàn)inFET管的背柵接至高電壓/低電壓，或者接為同柵，調(diào)整各FinFET管的性能，從而改善存儲(chǔ)單元的噪聲容限，電路結(jié)構(gòu)簡(jiǎn)單，采用數(shù)量較少的晶體管來(lái)實(shí)現(xiàn)存儲(chǔ)單元功能，并且讀操作和寫(xiě)操作分開(kāi)，讀寫(xiě)互不干擾，延時(shí)、功耗和功耗延時(shí)積均較??；

當(dāng)?shù)谝籉inFET管、第三FinFET管和第七FinFET管均為高閾值FinFET管，第二FinFET管、第四FinFET管、第五FinFET管和第六FinFET管均為低閾值FinFET管時(shí)，第一FinFET管、第三FinFET管和第七FinFET管均為高閾值FinFET管保證電路功能正確，降低電路功耗；第二FinFET管、第五FinFET管和第六FinFET管均為低閾值FinFET管且共柵連接模型，保證電路速度；第四FinFET管背柵接地用于降低電路功耗；

當(dāng)?shù)谝籉inFET管、第三FinFET管和第七FinFET管的閾值電壓均為0.6v，第二FinFET管、第四FinFET管、第五FinFET管和第六FinFET管的閾值電壓均為0.1v時(shí)，閾值電壓為0.1v時(shí)，F(xiàn)inFET管運(yùn)行速度快；閾值電壓為0.6v時(shí)，F(xiàn)inFET管功耗較低。

附圖說(shuō)明

圖1為BSIMIMG工藝庫(kù)中存儲(chǔ)單元的電路圖；

圖2為本發(fā)明的基于FinFET器件的存儲(chǔ)單元的電路圖；

圖3為標(biāo)準(zhǔn)電壓(1v)下，本發(fā)明的基于FinFET器件的存儲(chǔ)單元在BSIMIMG標(biāo)準(zhǔn)工藝下的仿真波形圖；

圖4為超閾值電壓(0.8v)，本發(fā)明的基于FinFET器件的存儲(chǔ)單元在BSIMIMG標(biāo)準(zhǔn)工藝下的仿真波形圖。

具體實(shí)施方式

以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。

實(shí)施例一：如圖2所示，一種基于FinFET器件的存儲(chǔ)單元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均為P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管均為N型FinFET管；第一FinFET管M1和第二FinFET管M2的鰭的數(shù)量均為2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管的鰭的數(shù)量均為1；第一FinFET管M1的源極和第二FinFET管M2的源極均接入電源，第一FinFET管M1的漏極、第二FinFET管M2的前柵、第二FinFET管M2的背柵、第三FinFET管M3的漏極、第四FinFET管M4的前柵、第五FinFET管M5的漏極和第六FinFET管M6的漏極連接且其連接端為存儲(chǔ)單元的輸出端，第一FinFET管M1的前柵、第二FinFET管M2的漏極、第三FinFET管M3的前柵、第四FinFET管M4的漏極和第七FinFET管的前柵連接且其連接端為存儲(chǔ)單元的反相輸出端，第一FinFET管M1的背柵、第五FinFET管M5的前柵和第五FinFET管M5的背柵連接且其連接線為存儲(chǔ)單元的寫(xiě)字線WRWL；第三FinFET管M3的背柵、第六FinFET管M6的前柵和第六FinFET管M6的背柵連接且其連接端為存儲(chǔ)單元的寫(xiě)字線反向控制端第三FinFET管M3的源極、第四FinFET管M4的源極、第四FinFET管M4的背柵和第七FinFET管的源極均接地，第五FinFET管M5的源極和第六FinFET管M6的源極連接且其連接線為存儲(chǔ)單元的寫(xiě)位線WRBL；第七FinFET管的漏極為存儲(chǔ)單元的讀位線RDBL；第七FinFET管的背柵為存儲(chǔ)單元的讀字線RDWL。

實(shí)施例二：如圖2所示，一種基于FinFET器件的存儲(chǔ)單元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均為P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管均為N型FinFET管；第一FinFET管M1和第二FinFET管M2的鰭的數(shù)量均為2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管的鰭的數(shù)量均為1；第一FinFET管M1的源極和第二FinFET管M2的源極均接入電源，第一FinFET管M1的漏極、第二FinFET管M2的前柵、第二FinFET管M2的背柵、第三FinFET管M3的漏極、第四FinFET管M4的前柵、第五FinFET管M5的漏極和第六FinFET管M6的漏極連接且其連接端為存儲(chǔ)單元的輸出端，第一FinFET管M1的前柵、第二FinFET管M2的漏極、第三FinFET管M3的前柵、第四FinFET管M4的漏極和第七FinFET管的前柵連接且其連接端為存儲(chǔ)單元的反相輸出端，第一FinFET管M1的背柵、第五FinFET管M5的前柵和第五FinFET管M5的背柵連接且其連接線為存儲(chǔ)單元的寫(xiě)字線WRWL；第三FinFET管M3的背柵、第六FinFET管M6的前柵和第六FinFET管M6的背柵連接且其連接端為存儲(chǔ)單元的寫(xiě)字線反向控制端第三FinFET管M3的源極、第四FinFET管M4的源極、第四FinFET管M4的背柵和第七FinFET管的源極均接地，第五FinFET管M5的源極和第六FinFET管M6的源極連接且其連接線為存儲(chǔ)單元的寫(xiě)位線WRBL；第七FinFET管的漏極為存儲(chǔ)單元的讀位線RDBL；第七FinFET管的背柵為存儲(chǔ)單元的讀字線RDWL。

本實(shí)施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管均為高閾值FinFET管，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均為低閾值FinFET管。

實(shí)施例三：如圖2所示，一種基于FinFET器件的存儲(chǔ)單元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均為P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管均為N型FinFET管；第一FinFET管M1和第二FinFET管M2的鰭的數(shù)量均為2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管的鰭的數(shù)量均為1；第一FinFET管M1的源極和第二FinFET管M2的源極均接入電源，第一FinFET管M1的漏極、第二FinFET管M2的前柵、第二FinFET管M2的背柵、第三FinFET管M3的漏極、第四FinFET管M4的前柵、第五FinFET管M5的漏極和第六FinFET管M6的漏極連接且其連接端為存儲(chǔ)單元的輸出端，第一FinFET管M1的前柵、第二FinFET管M2的漏極、第三FinFET管M3的前柵、第四FinFET管M4的漏極和第七FinFET管的前柵連接且其連接端為存儲(chǔ)單元的反相輸出端，第一FinFET管M1的背柵、第五FinFET管M5的前柵和第五FinFET管M5的背柵連接且其連接線為存儲(chǔ)單元的寫(xiě)字線WRWL；第三FinFET管M3的背柵、第六FinFET管M6的前柵和第六FinFET管M6的背柵連接且其連接端為存儲(chǔ)單元的寫(xiě)字線反向控制端第三FinFET管M3的源極、第四FinFET管M4的源極、第四FinFET管M4的背柵和第七FinFET管的源極均接地，第五FinFET管M5的源極和第六FinFET管M6的源極連接且其連接線為存儲(chǔ)單元的寫(xiě)位線WRBL；第七FinFET管的漏極為存儲(chǔ)單元的讀位線RDBL；第七FinFET管的背柵為存儲(chǔ)單元的讀字線RDWL。

本實(shí)施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管均為高閾值FinFET管，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均為低閾值FinFET管。

本實(shí)施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管的閾值電壓均為0.6v，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6的閾值電壓均為0.1v。

為了驗(yàn)證本發(fā)明的基于FinFET器件的存儲(chǔ)單元的優(yōu)益性，在BSIMIMG標(biāo)準(zhǔn)工藝下，電路的輸入頻率為400MHz、800MHz、1GHz、2G的條件下，使用電路仿真工具HSPICE對(duì)本發(fā)明的基于FinFET器件的無(wú)比存儲(chǔ)單元和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元這兩種電路的性能進(jìn)行仿真對(duì)比，其中，BSIMIMG工藝庫(kù)對(duì)應(yīng)的電源電壓為1V。標(biāo)準(zhǔn)電壓(1v)下，本發(fā)明的基于FinFET器件的存儲(chǔ)單元基于BSIMIMG標(biāo)準(zhǔn)工藝仿真波形圖如圖3所示；超閾值電壓下(標(biāo)準(zhǔn)電壓為0.8v)。本發(fā)明的基于FinFET器件的存儲(chǔ)單元基于BSIMIMG標(biāo)準(zhǔn)工藝仿真波形圖如圖4所示。分析圖3和圖4可知，本發(fā)明的基于FinFET器件的存儲(chǔ)單元具有正確的工作邏輯。

表1為在BSIMIMG標(biāo)準(zhǔn)工藝下，輸入頻率為400MHz時(shí)，本發(fā)明的基于FinFET器件的存儲(chǔ)單元和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元兩種電路的性能比較圖。

表1

從表1中可以得出：本發(fā)明的基于FinFET器件的存儲(chǔ)單元和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元相比，延時(shí)降低了80％，平均總功耗降低了30.8％，功耗延時(shí)積降低了86.2％。

表2為在BSIMIMG標(biāo)準(zhǔn)工藝下，輸入頻率為800MHz時(shí)，本發(fā)明的基于FinFET器件的存儲(chǔ)單元2和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元兩種電路的性能比較圖。

表2

從表2中可以得出：本發(fā)明的基于FinFET器件的存儲(chǔ)單元2和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元相比，延時(shí)降低了80％，平均總功耗降低了40.7％，功耗延時(shí)積降低了88.2％。

表3為在BSIMIMG標(biāo)準(zhǔn)工藝下，輸入頻率為1GHz時(shí)，本發(fā)明的基于FinFET器件的存儲(chǔ)單元和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元兩種電路的性能比較圖。

表3

從表3中可以得出：本發(fā)明的基于FinFET器件的存儲(chǔ)單元和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元相比，延時(shí)降低了80％，平均總功耗降低了44％，功耗延時(shí)積降低了88.9％。

表4為在BSIMIMG標(biāo)準(zhǔn)工藝下，輸入頻率為2GHz時(shí)，本發(fā)明的基于FinFET器件的存儲(chǔ)單元(B1、B2、B3接前柵，B4接地)和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元兩種電路的性能比較圖。

表4

從表4中可以得出：本發(fā)明的基于FinFET器件的存儲(chǔ)單元和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元相比，延時(shí)降低了80％，平均總功耗降低了53.8％，功耗延時(shí)積降低了90.8％。

由上述的比較數(shù)據(jù)可見(jiàn)，在不影響電路性能的前提下，本發(fā)明的基于FinFET器件的存儲(chǔ)單元和圖1所示的BSIMIMG工藝庫(kù)中經(jīng)典六管存儲(chǔ)單元相比較，延時(shí)得到優(yōu)化，運(yùn)行速度得到了提高；電路的功耗和功耗延時(shí)積也得到了優(yōu)化。