專利名稱：緩沖芯片及—或多存儲裝置之驅(qū)動方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種用于驅(qū)動一或多存儲裝置之緩沖芯片。本發(fā)明亦關(guān)于一種用于快速存儲結(jié)構(gòu)，操作如DDR-III存儲芯片之一緩沖芯片的方法。
背景技術(shù)：
對于每一快速且高密度存儲結(jié)構(gòu)，例如DDR-III存儲芯片所需要，系使用「緩沖芯片」。該緩沖芯片使得現(xiàn)今使用于DDR與DDR-II存儲芯片中的「存根總線(stub bus)」可被置換且以一階層式總線系統(tǒng)(hierarchic bus system)，其中系使用點(diǎn)至點(diǎn)(P2P)或點(diǎn)至二點(diǎn)(P22P)連接。此數(shù)據(jù)鏈路使得數(shù)據(jù)轉(zhuǎn)換速度遠(yuǎn)大于一GBPS。此外，串聯(lián)使其可彼此連接許多緩沖芯片，且可在一存儲主要總線上，產(chǎn)生具有許多存儲芯片的存儲系統(tǒng)。
該緩沖芯片通常連接一或多存儲芯片，經(jīng)由該P(yáng)2P數(shù)據(jù)鏈路接收指令與數(shù)據(jù)的該緩沖芯片，并列化該指令與數(shù)據(jù)且將其傳送至適當(dāng)連接的存儲裝置。在讀取過程中，數(shù)據(jù)系自該適當(dāng)?shù)刂返拇鎯ρb置待讀取，且經(jīng)由該P(yáng)2P數(shù)據(jù)鏈路而被序列化且被輸出至該存儲控制器。
特別是在DRAM存儲芯片的范例中，自一存寫運(yùn)作至一讀取運(yùn)作的改變，以及自一讀取運(yùn)作至一存寫運(yùn)作的改變，系需要不同長度的時間，特別是當(dāng)讀取或存寫需要相同的存儲裝置被地址化。雖然對于一存儲裝置，自一存寫運(yùn)作至一讀取運(yùn)作的改變迫使考量基于該芯片系數(shù)TWR(存寫回復(fù))或TWTR(存寫至讀取)的等待時間，但是可能自一存儲裝置中的一存寫運(yùn)作改變?yōu)榱硪淮鎯ρb置中一讀取運(yùn)作而不需要等待時間。結(jié)果為了避免提供額外的電路，由于復(fù)雜度的原因，該存儲控制器系使用長的總線轉(zhuǎn)變時間于存取的每一改變，或是該存儲控制器包含一復(fù)雜邏輯電路(complex logic circuit)，以在整個系統(tǒng)中對于全部的存儲裝置提供最佳的驅(qū)動。
一存儲裝置中造成該長總線轉(zhuǎn)變次數(shù)，并非基于該系統(tǒng)中該數(shù)據(jù)總線的結(jié)構(gòu)，而是與該存儲芯片的設(shè)計(jì)有關(guān)。這是由于需要確定在被激活的字符線被再次關(guān)閉(TWR)之前或是在可自該單元數(shù)組(TWTR)讀取新的讀取數(shù)據(jù)之前，該存寫數(shù)據(jù)系被安全地存寫至該單元數(shù)組。

發(fā)明內(nèi)容
所以本發(fā)明之目的系提供一緩沖芯片，用于驅(qū)動一或多存儲裝置，其系考量不同的總線轉(zhuǎn)變時間，特別是在一存儲裝置中，自一存寫運(yùn)作改變至一讀取運(yùn)作的改變問題，因此連接至該緩沖芯片的該存儲控制器可為最簡單的設(shè)計(jì)。本發(fā)明之另一目的系提供運(yùn)作一緩沖芯片的方法。
根據(jù)權(quán)利要求1中的緩沖芯片以及根據(jù)權(quán)利要求8中的方法，達(dá)到本發(fā)明之目的。
本發(fā)明之其它有利的修飾系如權(quán)利要求中的依附項(xiàng)所述。
根據(jù)本發(fā)明之第一方面，系提供一緩沖裝置，用于驅(qū)動一或多個存儲裝置。其具有一第一數(shù)據(jù)接口，用于接收被存寫之一數(shù)據(jù)項(xiàng)，以及用于傳送已待讀取的一數(shù)據(jù)項(xiàng)。一轉(zhuǎn)換單元系將所接收的數(shù)據(jù)項(xiàng)并列化，且將被傳送的數(shù)據(jù)項(xiàng)序列化。亦有一第二數(shù)據(jù)接口，其系經(jīng)由該存儲數(shù)據(jù)總線，而用于將被并列化的數(shù)據(jù)項(xiàng)存寫至該存儲裝置，且經(jīng)由該存儲數(shù)據(jù)總線，而自該存儲裝置接收已待讀取的數(shù)據(jù)項(xiàng)。根據(jù)一存寫指令，經(jīng)由該第一數(shù)據(jù)接口，接收一被存寫的數(shù)據(jù)項(xiàng)后，依相同存儲裝置的后續(xù)讀取指令，一控制單元經(jīng)由該第二數(shù)據(jù)接口，阻止該數(shù)據(jù)自緩沖儲存被存寫，以經(jīng)由該第二數(shù)據(jù)接口將被要求的數(shù)據(jù)讀取至該緩沖芯片中。
在此方式中，由于并非首先需要等待在開始讀取前被存寫之最后的數(shù)據(jù)項(xiàng)，所以當(dāng)自一存寫運(yùn)作至一讀取運(yùn)作的改變時，該長總線轉(zhuǎn)變次數(shù)的問題可藉由最后的數(shù)據(jù)項(xiàng)而解決，該最后的數(shù)據(jù)項(xiàng)系被首先存寫于該緩沖儲存中的存寫順序中，且一旦該讀取指令系藉由該緩沖芯片而被接收，即執(zhí)行一讀取指令。
當(dāng)一存寫指令聲明數(shù)據(jù)未被再次存寫至該存儲裝置時，及/或當(dāng)考慮中的自該存儲裝置讀取數(shù)據(jù)已經(jīng)結(jié)束時，可規(guī)定該控制單元存寫儲存于該存寫緩沖中的該數(shù)據(jù)項(xiàng)至該存儲裝置。在此方式中，僅有當(dāng)考慮讀取數(shù)據(jù)至該存儲裝置結(jié)束或被短暫中斷時，根據(jù)與該讀取數(shù)據(jù)，該數(shù)據(jù)可盡可能快地經(jīng)由該緩沖芯片，而被輸出至該存儲控制器，以及儲存于該存寫儲存中的數(shù)據(jù)，系被存寫至該存儲裝置。若在該讀取指令之后，該緩沖芯片再次接收一存寫指令，則在藉由該緩沖芯片而接收被存寫的其它數(shù)據(jù)之前，該存寫緩沖儲存首先需要藉由將儲存于其中的該數(shù)據(jù)項(xiàng)存寫至該存儲裝置，而被清空。
若該讀取指令聲明儲存于該存寫緩沖儲存中的該數(shù)據(jù)項(xiàng)待讀取，則可規(guī)定該控制單元在一讀取指令中，經(jīng)由該第一數(shù)據(jù)接口而輸出該數(shù)據(jù)項(xiàng)。當(dāng)待讀取的該數(shù)據(jù)項(xiàng)仍在該緩沖儲存中時，這使得所儲存的數(shù)據(jù)項(xiàng)之讀取被加速。
較佳為，該存寫緩沖儲存具有一容量可儲存復(fù)數(shù)個數(shù)據(jù)項(xiàng)，這表示當(dāng)自存寫與根據(jù)一存寫指令之一數(shù)據(jù)項(xiàng)，改變?yōu)榻?jīng)由該第一數(shù)據(jù)接口，且根據(jù)一讀取指令而讀取一數(shù)據(jù)項(xiàng)，以及而后經(jīng)由該第一數(shù)據(jù)接口再次存寫一數(shù)據(jù)項(xiàng)。
該緩沖芯片可具有一讀取緩沖儲存，用于緩沖儲存可待讀取的一數(shù)據(jù)項(xiàng)。而后，該控制單元系被設(shè)計(jì)用以傳送該數(shù)據(jù)項(xiàng)的一部分，其系藉由根據(jù)一讀取指令的該第一數(shù)據(jù)接口而待讀取。
特別系在伺服系統(tǒng)中，同常平行地址化二或多存儲總線，以增加該數(shù)據(jù)轉(zhuǎn)換速度與最大的存儲深度。此設(shè)計(jì)所遭遇的困難系為平行地址的該存儲總線所提供的數(shù)據(jù)體積太大。原因在于數(shù)據(jù)總線的設(shè)計(jì)，其通常系用于存儲芯片中，特別系用于DDR存儲芯片中。為了可以在該接口上連續(xù)增加該數(shù)據(jù)轉(zhuǎn)換速度，在一寬的內(nèi)部總線上，自該單元數(shù)組平行讀取復(fù)數(shù)個數(shù)據(jù)位，其中該存取速度不能被正常增加至如同外部數(shù)據(jù)轉(zhuǎn)換速度，且該復(fù)數(shù)個數(shù)據(jù)位系與使用在該實(shí)際輸出驅(qū)動器的上游之一多任務(wù)器之一信號線上非?？斓臄?shù)據(jù)流結(jié)合。此設(shè)計(jì)稱為一預(yù)取(prefetch)設(shè)計(jì)。例如，在DDR存儲芯片中，預(yù)取比例為2。該存儲芯片之每一數(shù)據(jù)連接，系自該單元數(shù)組轉(zhuǎn)換兩個別位或是轉(zhuǎn)換兩個別位至該單元數(shù)組。在DDR-II存儲芯片中，該預(yù)取比例為4，且在DDR-III存儲芯片中，該預(yù)取比例可為8。根據(jù)該預(yù)取比例，當(dāng)存取此一存儲芯片時，最小的爆沖(burst)長度通常是增加的。所以，在DDR存儲芯片中，該最小爆沖(burst)長度系為2位，且在DDR-II存儲芯片中系為4位。若DDR-III存儲芯片需要選擇預(yù)取比例8，則DDR-III存儲芯片中該最小爆沖長度亦可能為8位。
對于一讀取指令而言，可被轉(zhuǎn)換至一CPU的數(shù)據(jù)體積系為64位。若是以平行方式或是交錯方式，運(yùn)作兩個8位總線，則被轉(zhuǎn)換至最小爆沖長度為8的數(shù)據(jù)體積系為128位。因此，較合適的系用最小爆沖長度為4位，但是這與DDR-III存儲芯片中預(yù)取比例為8相互沖突。
因此，可提供該控制單元，因此雖然根據(jù)該最小爆沖長度，該緩沖芯片系自該存儲裝置接收數(shù)據(jù)，但是其僅經(jīng)由該第一接口，傳送待讀取至該存儲控制器的一部分?jǐn)?shù)據(jù)。而剩余的數(shù)據(jù)仍保留儲存于該讀取緩沖儲存中或是被放棄。
該讀取緩沖儲存可儲存復(fù)數(shù)個數(shù)據(jù)項(xiàng)，其中根據(jù)該快速緩沖儲存(cache)功能，該控制單元系將數(shù)據(jù)預(yù)先負(fù)載至該讀取緩沖儲存中。在此方式中，系提供具有完全高速緩存功能的該緩沖芯片，以改善連接至該緩沖芯片知該存儲裝置之?dāng)?shù)據(jù)存取。
較佳為，在待讀取且被儲存于該存儲裝置中的該數(shù)據(jù)項(xiàng)經(jīng)由該第一被接口而被傳送之前，該控制單元系緩沖復(fù)數(shù)個讀取指令，以經(jīng)由該第一接口而傳送一數(shù)據(jù)項(xiàng)，其系待讀取且被儲存于緩沖儲存或該存寫緩沖儲存中。執(zhí)行所接收指令的順序，系可優(yōu)先執(zhí)行已于該讀取或該存寫緩沖儲存中的相關(guān)數(shù)據(jù)。首先更快速地清空該讀取或存寫緩沖儲存，以產(chǎn)生空間供于待讀取或被存寫的其它數(shù)據(jù)，其次當(dāng)藉由傳送數(shù)據(jù)而自該地址存儲裝置讀取數(shù)據(jù)時，系允許延遲值(latency)，其中系經(jīng)由該第一數(shù)據(jù)接口而自該讀取或存寫緩沖儲存而讀取數(shù)據(jù)。
根據(jù)本發(fā)明之其它方面，運(yùn)作一緩沖芯片的方法，系連接一或多存儲裝置。根據(jù)一存寫指令，被存寫之一數(shù)據(jù)項(xiàng)系藉由該緩沖芯片而被接收，且根據(jù)一讀取指令，系自該緩沖芯片傳送已待讀取之一數(shù)據(jù)項(xiàng)。首先，接收被存寫的數(shù)據(jù)項(xiàng)，根據(jù)第一存寫指令，該被接收的數(shù)據(jù)項(xiàng)系被平行化，其系首先被緩沖儲存于緩沖芯片中。若該第一存寫指令隨后接著第二存寫指令，則被接收之?dāng)?shù)據(jù)項(xiàng)系被存寫至該存儲裝置。然而，若該第一存寫指令隨后接著第一讀取指令，則首先被存寫的該緩沖儲存數(shù)據(jù)項(xiàng)系不被存寫至該存儲裝置中，而是首先自該存儲裝置讀取待讀取的該數(shù)據(jù)項(xiàng)。
這使得自一存寫運(yùn)作至一讀取運(yùn)作的該總線轉(zhuǎn)變時間可被隱藏，其系藉由首先緩沖儲存數(shù)據(jù)項(xiàng)，其系在相同存儲裝置之讀取運(yùn)作前即被存寫。
較佳為，若該第一讀取指令隨后接第三存寫指令，或是若未以一存寫指令或一讀取指令讀取該緩沖芯片，則該緩沖儲存數(shù)據(jù)項(xiàng)系被存寫至該存儲裝置。在此方式中，在存取至該存儲裝置的過程中等待一暫停，而將被存寫于該存寫緩沖儲存中的該數(shù)據(jù)項(xiàng)存寫至該存儲裝置。若隨后有其它存寫指令，則需要存寫至該存儲裝置，以產(chǎn)生空間供于緩沖儲存該數(shù)據(jù)項(xiàng)，其系被儲存且系根據(jù)該第三存寫指令。


本發(fā)明可藉由所附之附圖得以更詳細(xì)之說明，其中第1圖系一方?jīng)Q圖，其系說明本發(fā)明之緩沖芯片。
第2圖系一流程圖，其系說明本發(fā)明方法之實(shí)施例。
第3圖系說明一可能的指令協(xié)議，用于驅(qū)動本發(fā)明之一緩沖芯片。
第4圖系根據(jù)本發(fā)明，說明另一實(shí)施例中緩沖芯片之?dāng)?shù)據(jù)協(xié)議。
第5圖系根據(jù)本發(fā)明，說明一緩沖芯片的數(shù)據(jù)協(xié)議。
第6圖系根據(jù)本發(fā)明之另一實(shí)施例，說明一緩沖芯片之?dāng)?shù)據(jù)協(xié)議。
具體實(shí)施例方式
第1圖系根據(jù)本發(fā)明，說明一緩沖芯片1。該緩沖芯片1具有第一數(shù)據(jù)接口2，用于接收指令數(shù)據(jù)，且用于轉(zhuǎn)換數(shù)據(jù)，其系已自一存儲裝置3待讀取至一存儲控制器4或至其它芯片。該第一數(shù)據(jù)接口2可接收被存寫之?dāng)?shù)據(jù)，且可將這些數(shù)據(jù)存寫至個別地址存儲裝置3。經(jīng)由一第二數(shù)據(jù)接口5，進(jìn)行自該存儲裝置3的讀取或是存寫至該存儲裝置3。
該存儲裝置3系藉由個別的數(shù)據(jù)線，而被連接至該第二數(shù)據(jù)接口5。然而，其亦可經(jīng)由該第二數(shù)據(jù)接口5且藉由一共同數(shù)據(jù)總線，而被連接至該緩沖芯片。
該緩沖芯片1系以雛菊鏈(daisychain)的形式，被連接至該存儲控制器4，亦即在存儲控制器4與該第一緩沖芯片1之間，以及在該第一緩沖芯片與第二緩沖芯片之間，僅有點(diǎn)至點(diǎn)連接。在該緩沖芯片1與該存儲控制器4之間，無共同數(shù)據(jù)總線供所有數(shù)據(jù)轉(zhuǎn)換。
由于線電容較低，所以具有p2p數(shù)據(jù)鏈路的一數(shù)據(jù)總線6，可使得數(shù)據(jù)轉(zhuǎn)換更快。數(shù)據(jù)轉(zhuǎn)換更快的結(jié)果是自該存儲控制器至該緩沖芯片，系需要較少的數(shù)據(jù)線，其系指在配置中較容易提供相同的數(shù)據(jù)線長度于該數(shù)據(jù)總線6。由于所有數(shù)據(jù)線上的傳播時間相同，所以相同數(shù)據(jù)線長度的優(yōu)點(diǎn)，在于可轉(zhuǎn)換更快速的信號。
該數(shù)據(jù)總線6系被用以轉(zhuǎn)換指令數(shù)據(jù)與存儲數(shù)據(jù)。該指令數(shù)據(jù)主要系說明該存儲庫與存儲位置的存儲裝置3地址，其中該存儲數(shù)據(jù)系被存寫或是該存儲數(shù)據(jù)可被儲存。若該存儲控制器4傳送一指令數(shù)據(jù)項(xiàng)，則其系藉由該第一數(shù)據(jù)接口2而被接收且系于一轉(zhuǎn)變裝置(switchdevice)7中被分析。后者決定連接至該個別緩沖芯片1的該存儲裝置3之一，是否需要被地址化。
若被連接的存儲芯片3之一需要被地址化，則該指令數(shù)據(jù)與/或該存儲數(shù)據(jù)系于一轉(zhuǎn)換單元8中被平行化，因此該數(shù)據(jù)可具有該存儲裝置3的該必須數(shù)據(jù)寬度與速度。若沒有連接至該個別緩沖芯片1的該存儲裝置3需要被地址化，則該轉(zhuǎn)變裝置(switch device)7系將所接收的存儲數(shù)據(jù)項(xiàng)與/或?qū)⒔?jīng)由該第一數(shù)據(jù)接口2所接收的存儲數(shù)據(jù)項(xiàng)，傳送至后續(xù)的緩沖芯片1。在下一緩沖芯片1上，經(jīng)由該第一數(shù)據(jù)接口2，接收被傳送的指令數(shù)據(jù)項(xiàng)與/或存儲數(shù)據(jù)項(xiàng)，且將其供至該轉(zhuǎn)變裝置(switch device)7。
該轉(zhuǎn)換單元8系被連接至一緩沖儲存9，其具有一存寫緩沖儲存10以及一讀取緩沖儲存11。該存寫緩沖儲存10系被用以初始緩沖儲存一存儲數(shù)據(jù)項(xiàng)，其系在經(jīng)由第二緩沖接口5而被存寫至個別地址存儲裝置3之前就已被存寫。在經(jīng)由該轉(zhuǎn)換單元8與該第一數(shù)據(jù)接口2而輸出至該存儲控制器4之前，該讀取緩沖儲存11具有緩沖儲存一存儲數(shù)據(jù)項(xiàng)的功能，其系經(jīng)由該第二數(shù)據(jù)接口5，讀取自該個別地址存儲裝置3。在該緩沖芯片1之中，數(shù)據(jù)總線系為雙向或單向形式。
該緩沖儲存9系被用以在一存寫運(yùn)作與一讀取運(yùn)作之間或是在一讀取運(yùn)作與一存寫運(yùn)作之間，緩沖不同的總線轉(zhuǎn)變次數(shù)。特別是當(dāng)自一存寫運(yùn)作改變?yōu)橐蛔x取運(yùn)作時，在最后存寫一存儲數(shù)據(jù)項(xiàng)至該存儲裝置而后接著自相同的存儲裝置3讀取一存儲數(shù)據(jù)項(xiàng)之前，存取至相同的存儲裝置3系需要高的延遲值。藉由該存儲裝置3中所提供的該存儲芯片TWR與TWTR之系數(shù)，規(guī)定此一延遲值。然而，當(dāng)該存儲裝置3之一中的一存寫運(yùn)作改變?yōu)槠渌鎯ρb置3中的一讀取運(yùn)作時，由于可終結(jié)可被存寫的最后數(shù)據(jù)項(xiàng)的存寫，而數(shù)據(jù)仍系自其它得存儲裝置3待讀取，所以并沒有明顯的延遲值產(chǎn)生。
不論存取的形式，為了盡可能保持該存儲控制器4的低復(fù)雜度，通常系規(guī)定該延遲值之高應(yīng)足以滿足該最大所需的延遲值，而不是在所有可能的存儲存取運(yùn)作中未達(dá)到目標(biāo)值。
所以結(jié)果系對于許多存儲存取運(yùn)作而言，需要更高的延遲值。
或者，可提供該記控制器4，因此在存儲存取型式的基礎(chǔ)上，其確定相關(guān)的延遲，且以一適當(dāng)?shù)难舆t而傳送該指令數(shù)據(jù)。此可增加該存儲控制器4中電路的復(fù)雜度。
由于該緩沖儲存9特別系該存寫緩沖儲存10，可隱藏相同的存儲裝置3自一存寫運(yùn)作至一讀取運(yùn)作的一總線轉(zhuǎn)變所需的該延遲值，所以在該緩沖芯片1中的該緩沖儲存9可使得所提供的該存儲控制器4系于低復(fù)雜度。
此方式中該緩沖儲存9之工作如下根據(jù)一存寫指令以及后續(xù)一或多存儲數(shù)據(jù)項(xiàng)，數(shù)據(jù)系經(jīng)由該數(shù)據(jù)總線6與該緩沖芯片1而被存寫至該存儲裝置3。在該存儲數(shù)據(jù)系被存寫至由該指令數(shù)據(jù)項(xiàng)所地址化的該存儲裝置前，其系先被儲存在該存寫緩沖儲存10。若該數(shù)據(jù)總線6系被用以傳送一指令數(shù)據(jù)項(xiàng)至該緩沖芯片1，其中該指令數(shù)據(jù)項(xiàng)系含有一讀取指令，用于自相同的存儲裝置3讀取一數(shù)據(jù)項(xiàng)，則被存寫在該存寫緩沖儲存10中的最后存儲數(shù)據(jù)項(xiàng)，系不會經(jīng)由該第二數(shù)據(jù)接口5而被輸出至該存儲裝置3。而是，所接收的讀取指令系立即被傳送至該地址存儲裝置3，且該被要求的數(shù)據(jù)系經(jīng)由該數(shù)據(jù)總線6之該讀取緩沖儲存11而待讀取。該控制單元12在所接收的指令數(shù)據(jù)基礎(chǔ)上，決定儲存于該存寫緩沖儲存10中的該存寫數(shù)據(jù)項(xiàng)是否需要被存寫至該地址存儲裝置3。一單該控制單元12偵測一讀取指令，及進(jìn)行一檢視，以決定相關(guān)于該相同存儲裝置3的讀取指令是否為先前所進(jìn)行的該存寫運(yùn)作。若該讀取指令系與相同存儲裝置3相關(guān)，則停止將該存寫數(shù)據(jù)存寫至該存儲裝置3，且該讀取指令系被立即傳送至該存儲裝置3。
若該讀取指令系與其它存儲裝置3相關(guān)，則持續(xù)將該存寫數(shù)據(jù)存寫至該存儲裝置3，且該讀取指令可被傳送至由該讀取指令所地址化的其它存儲裝置3，以開始讀取該數(shù)據(jù)。然而，這僅發(fā)生于當(dāng)該存儲裝置3藉由個別數(shù)據(jù)線而被連接至該第二數(shù)據(jù)接口5的情形下。若該存儲裝置3系藉由一共同數(shù)據(jù)總線而被連接至該緩沖芯片，則后面變化并不實(shí)施。由于事實(shí)上特別系在DDR(雙數(shù)據(jù)速度，Double Data Rate)存儲芯片中，系于爆沖存取運(yùn)作中存寫與讀取數(shù)據(jù)，亦即在存取運(yùn)作中，復(fù)數(shù)個數(shù)據(jù)包可被依次存寫至該存儲芯片3或是自該存儲芯片3待讀取，而沒有在每一數(shù)據(jù)項(xiàng)之前傳送一存寫或讀取指令，在該爆沖存取至該存儲裝置3的過程中數(shù)據(jù)存寫尚未完成時，該緩沖芯片1即可接收一讀取指令。
當(dāng)存取至該存儲裝置3被中斷時，儲存于該存寫緩沖儲存中的該存儲數(shù)據(jù)項(xiàng)系被存寫，亦即自該存儲裝置讀取數(shù)據(jù)系先被結(jié)束。在此范例中，系使用無存取至該存儲裝置3的時間，以藉由儲存該數(shù)據(jù)于該存儲裝置3中清空該存寫緩沖儲存10。此外，當(dāng)再次開始存寫存取至該存儲裝置3時，儲存于該存寫緩沖儲存10中的存儲數(shù)據(jù)，系被存寫至該存儲裝置3中。這可盡快清空該存寫緩沖儲存10，因此該緩沖儲存可存寫到達(dá)的數(shù)據(jù)。
該控制單元12亦可提供自該地址存儲裝置3讀取存儲數(shù)據(jù)，僅涉及某些存儲數(shù)據(jù)，其已待讀取且儲存于該讀取緩沖儲存11中，且系經(jīng)由該數(shù)據(jù)總線6而被傳送至該存儲控制器4中。由于所提供的數(shù)據(jù)體積太大，無法藉由連接至該內(nèi)存的微處理器而被同時獲取(pick up)，所以在未來的內(nèi)存結(jié)構(gòu)中，這是適當(dāng)?shù)摹?br> 特別系在DDR存儲芯片的范例中，最小的爆沖長度，亦即根據(jù)一指令而被存寫或讀取的數(shù)據(jù)最小體積，系取決于「預(yù)取比例」。雖然在DDR存儲芯片中該預(yù)取比例為2，且在DDR-II存儲芯片中該預(yù)取比例為4，然而對于下一代的DDR-III存儲芯片而言，該預(yù)取比例可為8。特別系在整個系統(tǒng)中，其中兩存儲信道系平行運(yùn)作，或是以交錯方式運(yùn)作，其優(yōu)點(diǎn)在于DDR-III存儲芯片之最小的爆沖長度僅可為4。其原因在于在一指令后被轉(zhuǎn)換至該為處理器的數(shù)據(jù)體積可為64位。若是兩8位的數(shù)據(jù)總線之運(yùn)作系為平行或交錯方式，則被轉(zhuǎn)換于最小爆沖長度8的數(shù)據(jù)體積系為128位。因此，應(yīng)將該最小爆沖長度限制于4。
為達(dá)此目的，該讀取緩沖儲存11可根據(jù)一爆沖長度8位，以該控制單元12個別傳送一部分，即一半的緩沖儲存存儲數(shù)據(jù)至該轉(zhuǎn)換單元8用于輸出至該存儲控制器4上的該第一數(shù)據(jù)接口2，而自該存儲裝置緩沖儲存該數(shù)據(jù)。在此方式中，該存儲控制器4系僅接收所連接之微處理器所需要的該數(shù)據(jù)體積，即使在具有存儲芯片的存儲裝置中，其所具有的最小爆沖長度系大于4位。
初始待讀取的數(shù)據(jù)系保持在該讀取緩沖儲存11中，因此一合適的讀取指令可將剩余的一半數(shù)據(jù)，直接自該讀取緩沖儲存轉(zhuǎn)換至該存儲控制器4，而不需要傳送新指令至該存儲裝置3的該緩沖芯片1。
第2圖系一流程圖，其系說明本發(fā)明之方法。本發(fā)明方法系關(guān)于一緩沖指令中的順序。在步驟S1中，藉由該緩沖芯片1接收一存寫指令，該被存寫的數(shù)據(jù)系系經(jīng)由該數(shù)據(jù)總線而被接收。該被存寫的數(shù)據(jù)系于步驟S2中被接收，且系首先被緩沖儲存于步驟S3中。在步驟S4中，而后進(jìn)行一檢視，以決定用于讀取相同存儲裝置的一讀取指令，是否已被接收。若無讀取指令被接收，則在步驟S5中，該緩沖儲存的數(shù)據(jù)項(xiàng)系被存寫至該地址存儲裝置，且執(zhí)行動作返回S2。
若相同存儲裝置之一讀取指令已被接收，則在步驟S6中該存儲裝置中的地址存儲區(qū)域系被地址化，且對應(yīng)的讀取數(shù)據(jù)系被接收。被儲存之該緩沖儲存數(shù)據(jù)未被存寫。自該地址存儲裝置所接收的讀取數(shù)據(jù)，系于步驟S7中被緩沖儲存，以及在步驟S8中進(jìn)行一檢視，以決定是否需要自該存儲裝置讀取其它數(shù)據(jù)。在步驟S9中，若已自該存儲裝置要求其它讀取數(shù)據(jù)，該緩沖儲存的讀取數(shù)據(jù)系被傳送至該存儲控制器，且執(zhí)行步驟返回至步驟S6。若沒有其它讀取數(shù)據(jù)需要待讀取，則最后被緩沖儲存的該讀取數(shù)據(jù)，實(shí)質(zhì)上系被同步輸出至該存儲控制器，且最后被儲存之被存寫的該數(shù)據(jù)，未被存寫至該存儲裝置中，而系被存寫至該存儲裝置(步驟S10)。
所提供的上述該緩沖儲存9與相關(guān)的控制單元12，亦可為較復(fù)雜的形式。所以，例如，在該緩沖芯片1中可使用讀取/存寫快速緩沖儲存(cache)功能，其不僅可以解決上述問題，亦可增進(jìn)整個系統(tǒng)的表現(xiàn)。由于相對于該存儲裝置3中的該存儲芯片，該緩沖芯片1系使用可容許快速邏輯電路的生產(chǎn)技術(shù)，所以該緩沖芯片1中可使用復(fù)合快速緩沖儲存控制電路。例如此一復(fù)合快速緩沖儲存控制電路可基于該讀取與該存寫指令以及該系統(tǒng)中所使用的地址范圍，而要求不同的存儲數(shù)據(jù)，其系自該存儲裝置3的該存儲芯片而待讀取，以于該存儲控制器4的讀取指令中，自該緩沖儲存9很快速地提供所要求的數(shù)據(jù)。
當(dāng)此一快速緩沖儲存存儲系執(zhí)行于一緩沖儲存9中時，基礎(chǔ)特征為不同的讀取或存寫指令之執(zhí)行次數(shù)系取決于是否該緩沖芯片1中，系經(jīng)由該緩沖儲存9或經(jīng)由該快速緩沖儲存存儲而處理該數(shù)據(jù)，或者其是否需要藉由該存儲芯片而被執(zhí)行。因此可提供一指令與使用者數(shù)據(jù)協(xié)議，其使得個別讀取與存寫指令之?dāng)?shù)據(jù)被轉(zhuǎn)換的順序不同于該指令所規(guī)定的順序。為達(dá)此目的，「鑒別數(shù)目」(要求ID)之轉(zhuǎn)換系連同該指令數(shù)據(jù)項(xiàng)與該存儲數(shù)據(jù)項(xiàng)，且被用以辨識相關(guān)的指令數(shù)據(jù)與存儲數(shù)據(jù)。
第3圖系說明一可能的指令協(xié)議。在該數(shù)據(jù)總線6中的該數(shù)據(jù)線CA(0至7)轉(zhuǎn)換一指令數(shù)據(jù)項(xiàng)于四區(qū)段中。在第一區(qū)段中，于四數(shù)據(jù)總線線CA0至CA3上，轉(zhuǎn)換該存儲裝置地址R(0)至R(3)。在另外四數(shù)據(jù)總線線上，系轉(zhuǎn)換該辨識數(shù)目RID(0)至RID(3)，以將該指令數(shù)據(jù)項(xiàng)與一對應(yīng)存儲數(shù)據(jù)項(xiàng)結(jié)合。將剩余的區(qū)段用以轉(zhuǎn)換地址數(shù)據(jù)于該存儲裝置中的該存儲芯片，該庫地址以及驅(qū)動指令，列活化信號RAS，欄活化信號CAS，存寫信號RE。在該數(shù)據(jù)線之一上，該第二區(qū)段系用以轉(zhuǎn)換一位，其系指是否該指令數(shù)據(jù)項(xiàng)系地址化一存儲芯片或存儲裝置，或是其是否為該緩沖芯片1的指令。
第4圖系說明另一可能指令協(xié)議的實(shí)施例。在此范例中，系提供另一數(shù)據(jù)總線線CA(8)，以在四區(qū)段中轉(zhuǎn)換該辨識數(shù)目RID(0至3)的四位。
第5圖系說明一存儲數(shù)據(jù)協(xié)議之實(shí)施例。該存儲數(shù)據(jù)項(xiàng)系被轉(zhuǎn)換于四區(qū)段中，該區(qū)段具有之寬度系為16數(shù)據(jù)位DQ0至DQ15。在該第一區(qū)段中前四數(shù)據(jù)位，系帶有該辨識數(shù)目RID(0至3)。
其它部分系如第6圖中所示，其中該數(shù)據(jù)總線6系包含另一數(shù)據(jù)總線線DQ(16)。在另一數(shù)據(jù)總線線上，系使用四區(qū)段以轉(zhuǎn)換該辨識數(shù)目之四位，因此可結(jié)合該個別的指令數(shù)據(jù)項(xiàng)，其系具有相同的辨識數(shù)目。
辨識數(shù)目的規(guī)定使得可用不同于該指令數(shù)據(jù)的順序，自該存儲控制器4轉(zhuǎn)換個別存寫指令與讀取指令的數(shù)據(jù)，或是將個別存寫指令與讀取指令的數(shù)據(jù)轉(zhuǎn)換至存儲控制器4。
在第1圖的實(shí)施例中，該緩沖儲存9系被配置于該轉(zhuǎn)換單元8與該第二數(shù)據(jù)接口5之間。未嚴(yán)格限制功能，該緩沖儲存9亦可被配置在該轉(zhuǎn)換單元8與該轉(zhuǎn)變裝置7之間或是被配置在該第一數(shù)據(jù)接口2與該轉(zhuǎn)變裝置7之間。
該緩沖芯片1與所連接的存儲裝置3較佳系結(jié)合于「存儲模塊」中，且系物理整合于「DIMM模塊」中。這些DIMM模塊系個人計(jì)算機(jī)中所使用的一般存儲結(jié)構(gòu)。
權(quán)利要求
1.一緩沖芯片(1)，用于驅(qū)動一或多存儲裝置(3)，其包含一第一數(shù)據(jù)接口(2)，用于接收可被存寫之一數(shù)據(jù)項(xiàng)，且用于傳送已待讀取之一數(shù)據(jù)項(xiàng)；一轉(zhuǎn)換單元(8)，用于將所接收的數(shù)據(jù)項(xiàng)并列化，且用于將已被傳送的該數(shù)據(jù)項(xiàng)序列化；一第二數(shù)據(jù)接口(5)，用于經(jīng)由一存儲數(shù)據(jù)總線，而存寫該被并列化的數(shù)據(jù)項(xiàng)至該存儲裝置，且用于經(jīng)由該存儲數(shù)據(jù)總線，而接收讀取自該存儲裝置(3)的該數(shù)據(jù)項(xiàng)；一存寫緩沖儲存(10)，用于緩沖儲存已被存寫之該數(shù)據(jù)項(xiàng)；一控制單元(12)，在接收被存寫的一數(shù)據(jù)項(xiàng)后，其中該數(shù)據(jù)項(xiàng)系根據(jù)一存寫指令經(jīng)由該第一數(shù)據(jù)接口而被存寫，以在后一讀取指令時，停止經(jīng)由該第二數(shù)據(jù)接口(5)自該存寫緩沖儲存(10)而被存寫，以經(jīng)由該第二數(shù)據(jù)接口(5)將被要求的數(shù)據(jù)讀取至該緩沖芯片(1)。
2.如權(quán)利要求1的緩沖芯片(1)，其中當(dāng)一存寫指令聲明數(shù)據(jù)系被再次存寫至該存儲裝置時，及/或當(dāng)數(shù)據(jù)之讀取已被結(jié)束時，該控制單元(12)系將儲存于該存寫緩沖儲存(10)中的該數(shù)據(jù)項(xiàng)存寫至該存儲裝置(3)。
3.如權(quán)利要求1或2的緩沖芯片(1)，其中若一讀取指令聲明儲存于該存寫緩沖儲存(10)中的該數(shù)據(jù)項(xiàng)待讀取，則該控制單元(12)系于該讀取指令下，經(jīng)由該第一數(shù)據(jù)接口(2)，輸出該數(shù)據(jù)項(xiàng)。
4.如權(quán)利要求1至3任一項(xiàng)的緩沖芯片(1)，其中當(dāng)根據(jù)一存寫指令，而自存寫一數(shù)據(jù)項(xiàng)，改變?yōu)榻?jīng)由該第一數(shù)據(jù)接口(2)讀取一數(shù)據(jù)項(xiàng)，以及后續(xù)經(jīng)由該第一數(shù)據(jù)接口(2)再次存寫一數(shù)據(jù)項(xiàng)時，該存寫緩沖儲存(10)所具有的容量，系可儲存復(fù)數(shù)個數(shù)據(jù)項(xiàng)，以避免任何過剩的該存寫緩沖儲存(10)。
5.如權(quán)利要求1至4任一項(xiàng)的緩沖芯片(1)，更包含一讀取緩沖儲存(11)，用于緩沖儲存待讀取之一數(shù)據(jù)項(xiàng)，其中該控制單元(12)僅傳送該數(shù)據(jù)項(xiàng)的一部分，其系根據(jù)一讀取指令且經(jīng)由該第一數(shù)據(jù)接口(2)而待讀取。
6.如權(quán)利要求5的緩沖芯片(1)，其中該讀取緩沖儲存(11)具有一容量，用于儲存復(fù)數(shù)個數(shù)據(jù)項(xiàng)，其中該控制單元(12)系根據(jù)一快速緩沖儲存(cache)功能，而將該數(shù)據(jù)預(yù)先負(fù)載至該讀取緩沖儲存(11)。
7.如權(quán)利要求5的緩沖芯片(1)，其中在經(jīng)由該第一接口，待讀取且被儲存于該存儲裝置(3)中的該數(shù)據(jù)項(xiàng)傳送之前，該控制單元(12)系緩沖復(fù)數(shù)個讀取指令，以傳送待讀取之一數(shù)據(jù)項(xiàng)，其系經(jīng)由該第一數(shù)據(jù)接口(2)，而被儲存于該讀取緩沖儲存(11)中或被儲存于該存寫緩沖儲存(10)中。
8.一種運(yùn)作一緩沖芯片(1)的方法，該緩沖芯片(1)系與一或多存儲裝置(3)連接，其中根據(jù)一存寫指令而被存寫的一數(shù)據(jù)項(xiàng)，系藉由該緩沖芯片(1)而被接收，以及根據(jù)一讀取指令而待讀取的一數(shù)據(jù)項(xiàng)，系自該緩沖芯片(1)而被傳送，其系包含下列步驟根據(jù)一第一存寫指令，接收將被存寫的一數(shù)據(jù)項(xiàng)；并列化所被接收的該數(shù)據(jù)項(xiàng)；緩沖儲存所被接收的該數(shù)據(jù)項(xiàng)；若該第一存寫指令系后接一第二存寫指令，則被接收的該數(shù)據(jù)項(xiàng)系被存寫至該存儲裝置(3)；若該第一存寫指令系后接一第一讀取指令，則系自該存儲裝置(3)讀取待讀取之該數(shù)據(jù)項(xiàng)。
9.如權(quán)利要求8的方法，其中若該第一讀取指令系后接一第三存寫指令，或是若未以一存寫指令或一讀取指令，存取該緩沖片(1)，則被緩沖儲存的該數(shù)據(jù)項(xiàng)，系被存寫至該存儲裝置(3)。
全文摘要
本發(fā)明涉及緩沖芯片，用于驅(qū)動一或多存儲裝置，其包含第一數(shù)據(jù)接口用于接收可被存寫之?dāng)?shù)據(jù)項(xiàng)，且用于傳送已待讀取之?dāng)?shù)據(jù)項(xiàng)；轉(zhuǎn)換單元用于將所接收的數(shù)據(jù)項(xiàng)并列化，且用于將已被傳送的數(shù)據(jù)項(xiàng)序列化；第二數(shù)據(jù)接口用于經(jīng)由存儲數(shù)據(jù)總線而存寫該被并列化的數(shù)據(jù)項(xiàng)至存儲裝置，且用于經(jīng)由存儲數(shù)據(jù)總線而接收自該存儲裝置讀取的數(shù)據(jù)項(xiàng)；存寫緩沖儲存用于緩沖儲存已被存寫之?dāng)?shù)據(jù)項(xiàng)；控制單元，在接收被存寫的數(shù)據(jù)項(xiàng)后，其中數(shù)據(jù)項(xiàng)系根據(jù)存寫指令經(jīng)由第一數(shù)據(jù)接口而被存寫，以在后一讀取指令時中斷經(jīng)由第二數(shù)據(jù)接口自該存寫緩沖儲存而被存寫之?dāng)?shù)據(jù)，以經(jīng)由該第二數(shù)據(jù)接口將被要求的數(shù)據(jù)讀取至該緩沖芯片。
文檔編號G11C11/00GK1530819SQ20041000801
公開日2004年9月22日 申請日期2004年3月5日 優(yōu)先權(quán)日2003年3月7日
發(fā)明者G·布勞恩, H·魯克鮑爾, G 布勞恩, 吮 申請人:因芬尼昂技術(shù)股份公司