專(zhuān)利名稱(chēng)：有多用途存儲(chǔ)器的測(cè)試器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)涉及集成電路測(cè)試。
背景技術(shù)：
在典型的集成電路測(cè)試系統(tǒng)中，測(cè)試模式序列(“測(cè)試序列”)加到被測(cè)器件(DUT)的插針。許多不同類(lèi)型的測(cè)試模式可用于測(cè)試特定DUT包含的不同邏輯部分，例如，掃描模式，功能模式，算法模式和模擬模式。某些類(lèi)型測(cè)試模式以串行方式(例如，掃描模式)加到DUT插針，而其他類(lèi)型測(cè)試模式以并行方式(例如，功能模式，模擬模式和算法模式)加到一組插針。與DUT的結(jié)構(gòu)有關(guān)，測(cè)試序列可以包括輸出組合的測(cè)試模式，即，同時(shí)輸出多種類(lèi)型測(cè)試模式到DUT的不同插針。
在測(cè)試序列期間，DUT可以從輸出插針輸出測(cè)試“結(jié)果”。所以，測(cè)試系統(tǒng)可以包括連接到DUT的一個(gè)或多個(gè)輸入通道以接收測(cè)試序列期間的測(cè)試結(jié)果。

發(fā)明內(nèi)容
按照本發(fā)明的第一方面，一種用于測(cè)試集成電路的設(shè)備，該設(shè)備包括有輸出通道的序列控制邏輯單元，輸出通道可以連接到被測(cè)器件，和至少存儲(chǔ)兩種類(lèi)型數(shù)據(jù)組的存儲(chǔ)器，序列控制邏輯單元利用每個(gè)數(shù)據(jù)組以確定輸出通道上輸出的測(cè)試模式。
還可以包括一個(gè)或多個(gè)以下的特征其中存儲(chǔ)器還配置成至少存儲(chǔ)一個(gè)測(cè)試序列程序，它包含序列控制邏輯單元的可執(zhí)行指令，其中在設(shè)備運(yùn)行期間，測(cè)試序列程序是由序列控制邏輯單元執(zhí)行。其中序列控制邏輯單元還包括有連接讀寫(xiě)隊(duì)列的存儲(chǔ)器接口，用于從至少兩個(gè)單獨(dú)請(qǐng)求器接收存儲(chǔ)器的訪(fǎng)問(wèn)請(qǐng)求。其中序列控制邏輯單元還包括連接的指令超高速緩沖存儲(chǔ)器，用于接收和保持來(lái)自存儲(chǔ)器接口的可執(zhí)行指令。其中序列控制邏輯單元還包括多個(gè)數(shù)據(jù)緩沖器，每個(gè)數(shù)據(jù)緩沖器與請(qǐng)求器相關(guān)，每個(gè)數(shù)據(jù)緩沖器還配置成存儲(chǔ)從存儲(chǔ)器接口接收的數(shù)據(jù)。其中存儲(chǔ)器還配置成存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。該設(shè)備還包括結(jié)果超高速緩沖存儲(chǔ)器，用于存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。其中序列控制邏輯單元還包括多個(gè)模式控制邏輯塊，基于從存儲(chǔ)器中存儲(chǔ)的兩個(gè)數(shù)據(jù)組中一個(gè)數(shù)據(jù)組接收的數(shù)據(jù)，多個(gè)模式控制邏輯塊中至少一個(gè)邏輯塊配置成輸出測(cè)試模式。其中存儲(chǔ)器中存儲(chǔ)的測(cè)試數(shù)據(jù)組包括代表功能數(shù)據(jù)，掃描數(shù)據(jù)，和數(shù)字化模擬數(shù)據(jù)中的至少一個(gè)數(shù)據(jù)組。該設(shè)備還包括連接到存儲(chǔ)器接口的前端處理器，在執(zhí)行程序之前，前端處理器配置成裝入數(shù)據(jù)組和可執(zhí)行測(cè)試序列程序。該設(shè)備還包括多個(gè)選擇復(fù)用器，用于從多個(gè)模式控制邏輯塊中對(duì)應(yīng)一個(gè)邏輯塊至少接收一個(gè)輸出位；和數(shù)據(jù)選擇邏輯塊，用于控制多個(gè)選擇復(fù)用器中每個(gè)復(fù)用器的輸出。其中基于存儲(chǔ)器中存儲(chǔ)的部分指令作為部分測(cè)試序列程序，數(shù)據(jù)選擇邏輯塊確定多個(gè)選擇復(fù)用器中每個(gè)復(fù)用器的選擇碼。其中數(shù)據(jù)選擇邏輯塊包含被索引的表，和其中基于部分的指令，連接的數(shù)據(jù)選擇邏輯塊接收索引。該設(shè)備還包括有第二輸出通道的第二序列控制邏輯單元，第二輸出通道可連接到被測(cè)器件的輸入插針；和至少存儲(chǔ)一種類(lèi)型數(shù)據(jù)組和第二可執(zhí)行測(cè)試程序的第二存儲(chǔ)器，第二序列控制邏輯單元利用第二存儲(chǔ)器中存儲(chǔ)的每個(gè)數(shù)據(jù)組以確定第二輸出通道上輸出的測(cè)試模式。該設(shè)備還包括連接前端處理器與第一和第二序列控制邏輯單元的控制線(xiàn)，其中在設(shè)備運(yùn)行期間，控制線(xiàn)用于發(fā)送同步信號(hào)到第一和第二控制單元以協(xié)調(diào)第一和第二測(cè)試序列程序的執(zhí)行以及協(xié)調(diào)測(cè)試模式輸出到單個(gè)被測(cè)器件，被測(cè)器件可連接到第一和第二序列控制單元的輸出通道。
按照本發(fā)明的另一個(gè)方面，一種物品包括有存儲(chǔ)指令的存儲(chǔ)媒體，在機(jī)器執(zhí)行該指令時(shí)得到以下的結(jié)果在存儲(chǔ)器中至少存儲(chǔ)兩種類(lèi)型數(shù)據(jù)組，序列控制邏輯單元利用每個(gè)數(shù)據(jù)組以確定一個(gè)或多個(gè)輸出通道輸出的測(cè)試模式，這些輸出通道可以連接到被測(cè)器件的輸入插針。
還可以包括一個(gè)或多個(gè)以下的特征其中存儲(chǔ)操作還包括在存儲(chǔ)器中至少存儲(chǔ)一個(gè)測(cè)試序列程序，該測(cè)試序列程序包含序列控制邏輯單元的可執(zhí)行指令。該物品還包括在存儲(chǔ)器的接口中排隊(duì)來(lái)自多個(gè)請(qǐng)求器的存儲(chǔ)器訪(fǎng)問(wèn)請(qǐng)求。該物品還包括在指令高速緩沖存儲(chǔ)器中存儲(chǔ)從存儲(chǔ)器接口接收的指令。該物品還包括在多個(gè)數(shù)據(jù)緩沖器中存儲(chǔ)從存儲(chǔ)器接口接收的數(shù)據(jù)，每個(gè)數(shù)據(jù)緩沖器與多個(gè)請(qǐng)求器中的一個(gè)請(qǐng)求器相關(guān)。該物品還包括在存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。其中存儲(chǔ)操作還包括在結(jié)果高速緩沖存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果；和從結(jié)果高速緩沖存儲(chǔ)器中寫(xiě)入存儲(chǔ)的測(cè)試結(jié)果到存儲(chǔ)器接口。該物品還包括從多個(gè)模式控制邏輯塊中至少一個(gè)邏輯塊輸出測(cè)試模式到輸出通道，測(cè)試模式是基于從存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)組中接收的數(shù)據(jù)。該物品還包括在多個(gè)復(fù)用器中的每個(gè)復(fù)用器中，從多個(gè)模式控制邏輯塊中對(duì)應(yīng)的一個(gè)邏輯塊至少接收一個(gè)輸出位；和從多個(gè)復(fù)用器中的每個(gè)復(fù)用器中至少選擇一個(gè)輸出位。其中選擇操作還包括基于存儲(chǔ)器中存儲(chǔ)的部分指令作為部分測(cè)試序列程序，確定多個(gè)復(fù)用器中每個(gè)復(fù)用器的選擇碼。
按照本發(fā)明的另一個(gè)方面，一種用于測(cè)試集成電路的方法，包括在存儲(chǔ)器中至少存儲(chǔ)兩種類(lèi)型的數(shù)據(jù)組，序列控制邏輯單元利用每個(gè)數(shù)據(jù)組以確定一個(gè)或多個(gè)輸出通道輸出的測(cè)試模式，這些輸出通道可以連接到被測(cè)器件的輸入插針。
還可以包括一個(gè)或多個(gè)以下的特征其中存儲(chǔ)操作還包括在存儲(chǔ)器中至少存儲(chǔ)一個(gè)測(cè)試序列程序，該測(cè)試序列程序包含序列控制邏輯單元的可執(zhí)行指令。該方法還包括在存儲(chǔ)器的接口排隊(duì)來(lái)自多個(gè)請(qǐng)求器的存儲(chǔ)器訪(fǎng)問(wèn)請(qǐng)求。該方法還包括在指令高速緩沖存儲(chǔ)器中存儲(chǔ)從存儲(chǔ)器接口接收的指令。該方法還包括在多個(gè)數(shù)據(jù)緩沖器中存儲(chǔ)從存儲(chǔ)器接口接收的數(shù)據(jù)，每個(gè)數(shù)據(jù)緩沖器是與多個(gè)請(qǐng)求器中的一個(gè)請(qǐng)求器相關(guān)。該方法還包括在存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。其中存儲(chǔ)操作還包括在結(jié)果高速緩沖存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果；和從結(jié)果高速緩沖存儲(chǔ)器寫(xiě)入存儲(chǔ)的測(cè)試結(jié)果到存儲(chǔ)器接口。該方法還包括從多個(gè)模式控制邏輯塊中至少一個(gè)邏輯塊輸出測(cè)試模式到輸出通道，測(cè)試模式是基于從存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)組中接收的數(shù)據(jù)。該方法還包括在多個(gè)復(fù)用器的每個(gè)復(fù)用器中，從多個(gè)模式控制邏輯塊的對(duì)應(yīng)一個(gè)邏輯塊中至少接收一個(gè)輸出位；和從多個(gè)復(fù)用器的每個(gè)復(fù)用器中至少選擇一個(gè)輸出位。其中選擇操作還包括基于存儲(chǔ)器中存儲(chǔ)的部分指令作為部分測(cè)試序列模式，確定多個(gè)復(fù)用器中每個(gè)復(fù)用器的選擇碼。
本發(fā)明的實(shí)施例可以有一個(gè)或多個(gè)以下的優(yōu)點(diǎn)。例如，利用單個(gè)多用途存儲(chǔ)器可以降低設(shè)備的成本，因?yàn)橛糜跍y(cè)試DUT所要求的每種不同類(lèi)型測(cè)試模式不需要單獨(dú)的存儲(chǔ)器。此外，利用單個(gè)多用途可以增大設(shè)備的可靠性，因?yàn)榭梢詼p少單獨(dú)元件的數(shù)目，即，可以減少每種類(lèi)型測(cè)試模式所需的存儲(chǔ)器和單獨(dú)邏輯塊的數(shù)目。而且，與使用有多個(gè)分區(qū)存儲(chǔ)器的系統(tǒng)比較，設(shè)備的編程和使用是相對(duì)地簡(jiǎn)單，因?yàn)閮H僅一個(gè)存儲(chǔ)器需要從單個(gè)源裝入。


圖1是第一個(gè)實(shí)施例的集成電路測(cè)試系統(tǒng)方框圖。
圖2是第二個(gè)實(shí)施例的集成電路測(cè)試系統(tǒng)方框圖。
圖3是第三個(gè)實(shí)施例的集成電路測(cè)試系統(tǒng)方框圖。
具體實(shí)施例方式
參照?qǐng)D1，一種用于測(cè)試被測(cè)器件(DUT 70)的集成電路測(cè)試系統(tǒng)10包括序列控制邏輯塊20(SCL 20)，多用途存儲(chǔ)器60，前端處理器65(FEP 65)，輸出通道50，和輸入通道51。在系統(tǒng)10運(yùn)行期間，可執(zhí)行測(cè)試序列程序60a和測(cè)試數(shù)據(jù)組60b-60n裝入到存儲(chǔ)器60。每組測(cè)試數(shù)據(jù)60b-60n可以對(duì)應(yīng)于不同類(lèi)型的測(cè)試模式，用于測(cè)試DUT 70內(nèi)包含的一段邏輯塊。在裝入到存儲(chǔ)器60之后，SCL 20讀出和執(zhí)行程序60a中的指令，SCL 20讀出和利用一個(gè)或多個(gè)數(shù)據(jù)組60b-60n中的數(shù)據(jù)塊，用于產(chǎn)生組合測(cè)試模式并把它從輸出通道50輸出到DUT 70。
常規(guī)的測(cè)試系統(tǒng)往往包含單獨(dú)的邏輯塊，用于產(chǎn)生測(cè)試DUT所要求的每個(gè)特定測(cè)試模式。典型的是，每個(gè)單獨(dú)的特定模式邏輯塊包括單獨(dú)的存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)組和/或算法信息以產(chǎn)生特定類(lèi)型測(cè)試模式。與此對(duì)比，系統(tǒng)10僅包含一個(gè)多用途存儲(chǔ)器60，它可用于存儲(chǔ)多個(gè)數(shù)據(jù)組，其中每個(gè)數(shù)據(jù)組對(duì)應(yīng)于測(cè)試DUT所要求的不同類(lèi)型測(cè)試模式。存儲(chǔ)器60還可用于存儲(chǔ)系統(tǒng)10的一個(gè)或多個(gè)可執(zhí)行測(cè)試序列程序。此外，存儲(chǔ)器60還可用于測(cè)試結(jié)果(“俘獲”或“失敗”)，即，在測(cè)試期間從DUT接收的輸出結(jié)果。使用統(tǒng)一的多用途存儲(chǔ)器可以降低系統(tǒng)10的成本，因?yàn)閷?duì)于測(cè)試DUT所要求的每種不同類(lèi)型測(cè)試模式，它不需要單獨(dú)的存儲(chǔ)器。此外，使用統(tǒng)一的存儲(chǔ)器可以增大系統(tǒng)10的可靠性，因?yàn)榭梢詼p少單獨(dú)元件的數(shù)目，即，可以減少每種類(lèi)型測(cè)試模式的存儲(chǔ)器和單獨(dú)邏輯塊的數(shù)目。而且，與使用有多個(gè)分區(qū)存儲(chǔ)器的系統(tǒng)比較，系統(tǒng)10的編程和使用是相對(duì)地簡(jiǎn)單，因?yàn)閮H僅一個(gè)存儲(chǔ)器需要從單個(gè)源(例如，前端處理器65)裝入。
仍然參照?qǐng)D1，SCL 20包括序列控制處理器25(SCP 25)，它執(zhí)行測(cè)試序列程序60a，而且還控制一系列模式控制邏輯塊37a-37c(PCL 37a-37c)和算法控制邏輯塊41(APG 41)的輸出。在由SCP 25啟動(dòng)之后，APG 41產(chǎn)生基于算法的輸出位模式，可以利用硬件或執(zhí)行程序60a期間或之前裝入的軟件程序?qū)崿F(xiàn)該算法。使用的具體算法取決于所要求的測(cè)試類(lèi)型和DUT的特性。SPL控制塊37a是指基于數(shù)據(jù)組確定輸出合適SCAN位的控制塊。APL控制塊37b是指基于數(shù)據(jù)組確定輸出合適數(shù)字化模擬位的控制塊。F CTRL 37c是指基于數(shù)據(jù)組確定輸出合適功能數(shù)據(jù)位的控制塊。
連接的PCL 37a-37c用于接收來(lái)自存儲(chǔ)器60中存儲(chǔ)的數(shù)據(jù)組60b-60n的數(shù)據(jù)塊。PCL 37a-37c和APG 41的輸出39a-39d輸入到選擇復(fù)用器43(MUX 43)。組合的位模式是從總線(xiàn)44上的MUX 43輸出，控制線(xiàn)40上的SCP 25控制選取的組合位模式。然后，經(jīng)事件邏輯塊47和插針電子塊49發(fā)送總線(xiàn)44上的組合位模式。連接的SCP25發(fā)送功能信號(hào)到控制線(xiàn)46上的事件邏輯塊47。事件邏輯塊47和插針電子塊49利用控制線(xiàn)46上的功能信號(hào)以確定DUT 70所要求的合適輸出信號(hào)特性。更詳細(xì)地說(shuō)，事件邏輯塊47和插針電子塊49利用功能信號(hào)46以確定發(fā)送到DUT 70的輸出信號(hào)的合適工作特性，例如，與輸出通道50連接的DUT 70中每個(gè)插針?biāo)蟮亩〞r(shí)，電壓電平和/或電流電平。
為了訪(fǎng)問(wèn)存儲(chǔ)器60，SCL 20包括存儲(chǔ)器接口/頁(yè)面請(qǐng)求假脫機(jī)系統(tǒng)(spooler)29(MIPRS 29)，它借助于存儲(chǔ)器總線(xiàn)61連接到存儲(chǔ)器60。MIPRS 29包括連接的讀寫(xiě)隊(duì)列29a，用于接收SCL 20內(nèi)各種邏輯塊(“請(qǐng)求器”)的數(shù)據(jù)和指令讀寫(xiě)請(qǐng)求。讀寫(xiě)隊(duì)列29a允許MIPRS 29保持多個(gè)讀寫(xiě)請(qǐng)求并再對(duì)這些請(qǐng)求進(jìn)行處理。在系統(tǒng)10的這個(gè)實(shí)施方案中，請(qǐng)求器包括SCP 25(它請(qǐng)求程序60a中的指令)，PCL 37a-37c(每個(gè)PCL可以請(qǐng)求數(shù)據(jù)組60b-60n中的數(shù)據(jù))，和PE49(在輸入通道51上從DUT 70接收到結(jié)果時(shí)，它可以請(qǐng)求數(shù)據(jù)寫(xiě)入)。每個(gè)請(qǐng)求器還包括相關(guān)的高速緩沖存儲(chǔ)器[或緩沖器](例如，一組FIFO寄存器)，用于保持?jǐn)?shù)據(jù)或指令的緩沖，它足以允許第一請(qǐng)求器繼續(xù)運(yùn)行，而同時(shí)允許MIPRS 29處理來(lái)自第二請(qǐng)求器的讀出或?qū)懭胝?qǐng)求。更詳細(xì)地說(shuō)，SCL 60包括連接到MIPRS 29的指令高速緩沖存儲(chǔ)器25a和結(jié)果高速緩沖存儲(chǔ)器31，它們分別用于存儲(chǔ)從存儲(chǔ)器60讀出的指令和寫(xiě)入到存儲(chǔ)器60的結(jié)果數(shù)據(jù)。類(lèi)似地，每個(gè)PCL37a-37c包括FIFO寄存器38a-38c，它們用于保持從存儲(chǔ)器60讀出的測(cè)試數(shù)據(jù)和從總線(xiàn)34上MIPRS 29接收的測(cè)試數(shù)據(jù)。
SCL 20還包括總線(xiàn)接口塊27，它通過(guò)總線(xiàn)28連接到MIPRS 29。總線(xiàn)接口塊27還通過(guò)總線(xiàn)26連接到前端處理器65和通過(guò)總線(xiàn)26連接到序列控制處理器25(SCP 25)。在系統(tǒng)10運(yùn)行期間，通過(guò)總線(xiàn)接口27和MIPRS 29發(fā)射程序和數(shù)據(jù)組，前端處理器65裝入測(cè)試序列程序60a和測(cè)試數(shù)據(jù)組60b-60n到存儲(chǔ)器60。
典型的是，在測(cè)試序列程序60a和數(shù)據(jù)組60b-60n裝入到存儲(chǔ)器60之前，程序員(“用戶(hù)”)指定測(cè)試DUT 70所要求的測(cè)試模式。用戶(hù)可以在前端處理器65上執(zhí)行測(cè)試序列發(fā)生程序。測(cè)試序列發(fā)生程序允許用戶(hù)利用與前端處理器65連接的輸入/輸出裝置(例如，鍵盤(pán)或鼠標(biāo)，未畫(huà)出)作DUT測(cè)試選擇。更詳細(xì)地說(shuō)，在執(zhí)行測(cè)試程序(“測(cè)試序列”)期間，測(cè)試序列發(fā)生程序允許用戶(hù)選擇和指定DUT 70中每個(gè)插針?biāo)蟮臏y(cè)試模式類(lèi)型和輸出到DUT 70的順序模式數(shù)目。在測(cè)試序列期間，用戶(hù)還可以選擇和指定來(lái)自DUT輸出插針的預(yù)期結(jié)果?；谟脩?hù)的選擇，測(cè)試序列發(fā)生程序匯編測(cè)試序列程序60a，因此，在SCL 20執(zhí)行測(cè)試序列程序60a期間，每個(gè)特定DUT插針?biāo)璧暮线m測(cè)試模式是在合適的時(shí)間輸出。用戶(hù)還可以指定DUT 70的物理特性，例如，DUT 70所要求的時(shí)鐘速度和/或工作電壓電平。在這種情況下，測(cè)試序列程序60a還包括反映DUT物理特性的命令(或命令字段)，因此，從SCL 20輸出和輸入到DUT的測(cè)試模式信號(hào)被“調(diào)節(jié)”成與DUT的工作信號(hào)要求匹配，如以下所解釋的。
總線(xiàn)接口27包括幾個(gè)寄存器REGa-REGn，前端處理器65利用這些寄存器存儲(chǔ)程序60a的起始地址和存儲(chǔ)器60中存儲(chǔ)的每個(gè)數(shù)據(jù)組的起始(“基”)地址。每個(gè)數(shù)據(jù)組的基地址和長(zhǎng)度可以變化。在系統(tǒng)10運(yùn)行期間，在數(shù)據(jù)組寫(xiě)入到存儲(chǔ)器60之前，前端處理器65寫(xiě)入每個(gè)數(shù)據(jù)組的基地址到一個(gè)寄存器REGa-REGn?；刂钒l(fā)送到MIPRS 29，MIPRS 29利用該基地址確定后續(xù)寫(xiě)入數(shù)據(jù)組的位置。MIPRS 29還利用每個(gè)數(shù)據(jù)組的基地址以確定從模式控制塊37a-37c接收的后續(xù)讀出位置，即，確定相對(duì)于每個(gè)數(shù)據(jù)組基地址的數(shù)據(jù)組內(nèi)后續(xù)讀出地址。
連接的前端處理器65借助于信號(hào)總線(xiàn)68發(fā)送命令信號(hào)到SCP25。在測(cè)試序列程序60a和測(cè)試數(shù)據(jù)60b-60n裝入到存儲(chǔ)器60之后，前端處理器65發(fā)送“START”信號(hào)到信號(hào)總線(xiàn)68上的SCP 25，該信號(hào)使SCP 25開(kāi)始執(zhí)行測(cè)試序列程序60a。當(dāng)SCP 25從FEP 65接收到“START”信號(hào)時(shí)，SCP 25發(fā)送程序60a的起始地址(存儲(chǔ)在一個(gè)寄存器REGa-REGn中)到MIPRS 29。MIPRS 29從發(fā)送的起始地址開(kāi)始讀出程序60a中的指令塊，然后傳送讀出的指令到指令高速緩沖存儲(chǔ)器25a，指令高速緩沖存儲(chǔ)器25a再把這些指令到指令傳送到總線(xiàn)33上的SCP 25。
如以上所描述的，寄存器REGa-REGn用于存儲(chǔ)存儲(chǔ)器60中存儲(chǔ)的每組測(cè)試數(shù)據(jù)60b-60n的基地址。一旦SCP 25開(kāi)始執(zhí)行程序60a，SCP 25通過(guò)總線(xiàn)接口27讀出并傳送這些基地址到MIPRS 29以啟動(dòng)每個(gè)數(shù)據(jù)組的首次讀出請(qǐng)求。后續(xù)的讀出請(qǐng)求是從請(qǐng)求的PCL37a-37c發(fā)送到MIPRS 29，PCL 37a-37c需要來(lái)自數(shù)據(jù)組60b-60n中的附加數(shù)據(jù)。類(lèi)似地，當(dāng)SCP 25要求附加的指令時(shí)，SCP 25發(fā)送指令讀出請(qǐng)求到MIPRS 29。MIPRS 29接收的每個(gè)讀出請(qǐng)求使MIPRS29讀出測(cè)試數(shù)據(jù)組60b-60n中的一頁(yè)數(shù)據(jù)或指令，并返回一頁(yè)數(shù)據(jù)到請(qǐng)求器?！绊?yè)”是指數(shù)據(jù)或指令的長(zhǎng)度，每種請(qǐng)求器能夠把它存儲(chǔ)到其相關(guān)的緩沖器中。每種請(qǐng)求器可以有不同的頁(yè)面長(zhǎng)度。
SCP 25是由控制線(xiàn)29連接以分別控制每個(gè)FIFO 38a-38c中保持的數(shù)據(jù)前進(jìn)到每個(gè)控制塊37a-37c的輸出39a-39c。SCP 25還由控制線(xiàn)27連接到APG 41以控制算法模式的輸出39d到MUX 43。SCP25還由選擇線(xiàn)40連接到MUX 43以控制總線(xiàn)44上組合位模式的選擇。在系統(tǒng)10運(yùn)行期間，當(dāng)SCP 25接收到測(cè)試序列程序60a中每個(gè)可執(zhí)行指令時(shí)，該指令被SCP 25解碼。在該執(zhí)行循環(huán)期間，SCP 25確定每個(gè)PCL 37a-37c和APG 41所要求的輸出位?；谶@個(gè)確定，通過(guò)在控制線(xiàn)29和控制線(xiàn)27上分別發(fā)送前進(jìn)信號(hào)，SCP 25從每個(gè)PCL37a-37c和APG 41推進(jìn)合適位到輸出39a-39c。然后，SCP 25在控制總線(xiàn)40上確定和輸出選擇碼到MUX 43。選擇碼對(duì)應(yīng)于DUT 70中每個(gè)插針?biāo)付ǖ臏y(cè)試模式，從而給每個(gè)模式控制塊37a-37c和APG 41選擇合適位。作為一個(gè)例子，若MUX輸出總線(xiàn)44是32位寬(其位的位置是從位0至位31)，則指令可以指定位0作為SPL控制塊37a的掃描位，而位1至位31作為APL控制塊37b的模擬位。所以，在總線(xiàn)29上發(fā)送前進(jìn)信號(hào)以輸出SPL控制塊37a中的1位和APL控制塊37b中的31位。然后，SCP 25發(fā)送選擇碼以選擇從SPL塊37a和APL塊37b輸出的位，用于形成MUX 43的組合輸出模式，在這種情況下，組合SPL塊37a中的位0和APL塊37b中的位1-位31。
總線(xiàn)44上輸出的組合位模式輸入到事件邏輯塊45。事件邏輯塊45還在線(xiàn)路46上從SCP 25接收功能控制信號(hào)。功能信號(hào)反映與輸出通道50連接的DUT 70中每個(gè)插針?biāo)蟮妮敵鲂盘?hào)工作特性。事件邏輯塊47傳送總線(xiàn)48上的數(shù)字信號(hào)模式和總線(xiàn)46a上的調(diào)節(jié)信號(hào)到插針電子塊49(PE 49)。總線(xiàn)48上的數(shù)字信號(hào)模式是基于DUT 70所要求的定時(shí)。然后，PE 49按照總線(xiàn)46a上的調(diào)節(jié)信號(hào)“調(diào)節(jié)”接收的數(shù)字信號(hào)模式，例如，放大輸出信號(hào)的電壓，和/或把數(shù)字信號(hào)模式轉(zhuǎn)換成模擬輸出信號(hào)和/或調(diào)整DUT 70中一個(gè)插針或插針組所要求的輸出信號(hào)定時(shí)。
從PE 49到DUT 70的調(diào)節(jié)輸出信號(hào)是在與DUT插針70a-70d連接的信號(hào)通道50上輸出。當(dāng)測(cè)試模式輸出到DUT 70上時(shí)，測(cè)試結(jié)果可以輸入到輸入通道51上的SCL 20，輸入通道51連接到DUT 70中的插針70e。然后，接收的結(jié)果通過(guò)總線(xiàn)49a發(fā)送并存儲(chǔ)在結(jié)果高速緩沖存儲(chǔ)器31。若結(jié)果高速緩沖存儲(chǔ)器31已存儲(chǔ)整個(gè)頁(yè)面結(jié)果，則結(jié)果高速緩沖存儲(chǔ)器31發(fā)送寫(xiě)入請(qǐng)求給MIPRS 29以寫(xiě)入該頁(yè)結(jié)果到存儲(chǔ)器60。在此之后，存儲(chǔ)器60中存儲(chǔ)的結(jié)果可以由前端處理器65或SCP 25檢索。在執(zhí)行程序60a期間，SCP 25可以利用接收的結(jié)果以確定執(zhí)行程序60a的指令流程(例如，基于接收的結(jié)果作出轉(zhuǎn)移確定)。
存儲(chǔ)器60可用于存儲(chǔ)許多類(lèi)型的測(cè)試數(shù)據(jù)組和/或測(cè)試程序，每個(gè)類(lèi)型可能對(duì)應(yīng)于不同類(lèi)型的測(cè)試模式。例如，數(shù)據(jù)組類(lèi)型可以包括功能數(shù)據(jù)(“F數(shù)據(jù)”)，掃描數(shù)據(jù)和數(shù)字化模擬數(shù)據(jù)。然而，表示成數(shù)字格式的任何類(lèi)型數(shù)據(jù)可以存儲(chǔ)到存儲(chǔ)器60并從其中讀出。
與特定數(shù)據(jù)組60b-60n相關(guān)的鏈接表可以與數(shù)據(jù)組一起存儲(chǔ)在存儲(chǔ)器60。鏈接表包含數(shù)據(jù)組中不同段的指針，并允許數(shù)據(jù)組以非線(xiàn)性的方式存儲(chǔ)到存儲(chǔ)器60并隨后從其中讀出。在這種情況下，特定的PCL 37a-37c可以在它們相關(guān)的FIFO寄存器38a-38c中請(qǐng)求和存儲(chǔ)鏈接表，存儲(chǔ)的鏈接表可用于訪(fǎng)問(wèn)存儲(chǔ)器60存儲(chǔ)的各段數(shù)據(jù)組，并基于這些鏈接表進(jìn)行組織。
多用途存儲(chǔ)器60可以是‘PC標(biāo)準(zhǔn)’存儲(chǔ)器，即，配置成按照PC標(biāo)準(zhǔn)通信協(xié)議工作的存儲(chǔ)器。在這種情況下，存儲(chǔ)器60可以用另一個(gè)PC標(biāo)準(zhǔn)存儲(chǔ)器代替。此外，可以利用多芯片組配置存儲(chǔ)器60，例如，它可以被單個(gè)地址/數(shù)據(jù)總線(xiàn)61和MIPRS 29尋址，存儲(chǔ)器60可以是“雙列直插式存儲(chǔ)器”(DIMM)。一般地說(shuō)，可以利用任何的物理或電存儲(chǔ)器結(jié)構(gòu)，它能夠作為單個(gè)統(tǒng)一的存儲(chǔ)器地址空間被訪(fǎng)問(wèn)。
參照?qǐng)D2，第二個(gè)實(shí)施例的測(cè)試系統(tǒng)10包括數(shù)據(jù)選擇邏輯塊10a(DSL 10a)。DSL 10a描述從PCL 37a-37c和APG 41選擇和分配組合位模式的另一種方法。在一些情況下，一組模式控制邏輯塊的輸出線(xiàn)路數(shù)目，例如，PCL 37a-37c和APG 41，可以超過(guò)單個(gè)復(fù)用器的輸入線(xiàn)路容量，例如，MUX 43。所以，利用數(shù)據(jù)選擇查閱邏輯塊42(DSLLB 42)的輸出控制多個(gè)復(fù)用器43a-43f，DSL 10a能夠使相對(duì)大數(shù)目的輸入被復(fù)用。更詳細(xì)地說(shuō)，每個(gè)PCL 37a-37c和APG 41在總線(xiàn)39a-39d上分別輸出32位數(shù)據(jù)。連接的16個(gè)選擇復(fù)用器43a-43p用于分別從PCL 37a-37c和APG 41的每個(gè)輸出總線(xiàn)39a-39n接收2位。然后，選擇每個(gè)MUX 43a-43p在16個(gè)輸出總線(xiàn)D(0:1)-D(30:31)上分別輸出2位，從而在總線(xiàn)44上形成組合位模式。為了在總線(xiàn)44上選擇合適的組合位模式，在執(zhí)行測(cè)試序列程序60a之前，DSLLB 42裝入索引查詢(xún)表。連接的DSLLB 42用于從線(xiàn)路40上的SCP 25接收4位數(shù)據(jù)選擇索引40a(DS索引0:3)，然后，分別輸出3位選擇碼到選擇線(xiàn)路43a-43p上的每個(gè)MUX 43a-43p。數(shù)據(jù)選擇索引40a對(duì)應(yīng)于系統(tǒng)10運(yùn)行期間從存儲(chǔ)器60或RAM 75取出的SDS指令33a的部分操作數(shù)字段。在這種情況下，SCP 25解碼SDS指令并輸出對(duì)應(yīng)的4位數(shù)據(jù)選擇索引40a(DS索引0:3)到DSLLB 42。DSLLB 42利用接收的4位‘DS索引’索引進(jìn)入存儲(chǔ)的查詢(xún)表并分別輸出16個(gè)單獨(dú)的3位選擇碼到每個(gè)MUX 43a-43p，其中每個(gè)3位碼是在分開(kāi)的選擇總線(xiàn)45a-45p上。
這種用于控制具有索引查詢(xún)表的多個(gè)復(fù)用器方法可以允許有相對(duì)短操作碼字段的可執(zhí)行指令控制相對(duì)大數(shù)目的復(fù)用器。在這種情況下，SDS指令被匯編和利用4位操作碼字段表示并用于選擇16個(gè)3位選擇碼，這些選擇碼分別在線(xiàn)路45a-45p上從DSLLB 42輸出。這種方法的優(yōu)點(diǎn)是，相對(duì)小的操作碼用于產(chǎn)生足夠多的單個(gè)選擇碼以控制多個(gè)復(fù)用器。
組合位模式44可以分割并分配到集成電路的不同物理部分或不同的電路板。例如，輸出總線(xiàn)44的32位被分成2個(gè)16位組，分別為D(0-15)和D(16-31)，其中各自被分配到不同的電路板或集成電路。這可以是這樣的情況，其中用于控制32位測(cè)試模式所要求的邏輯數(shù)目超過(guò)單個(gè)集成電路或電路板的電路容量。
參照?qǐng)D3，第三個(gè)實(shí)施例的集成電路測(cè)試系統(tǒng)100包括幾個(gè)測(cè)試序列發(fā)生器板80a-80n，每個(gè)序列發(fā)生器板分別包含多個(gè)序列控制邏輯塊(SCL)20a-20b，20c-20d，和20m-20n。每個(gè)SCL 20a-20n經(jīng)輸入通道51a-51n和輸出通道50a-50n連接到DUT中的一組輸入/輸出插針。每個(gè)SCL 20a-20n連接到相關(guān)的多用途存儲(chǔ)器81a-81n，這些存儲(chǔ)器按照與上述存儲(chǔ)器60類(lèi)似的方式工作，即，每個(gè)存儲(chǔ)器81a-81n用于保持測(cè)試序列程序和輸出測(cè)試模式到DUT 70的多個(gè)數(shù)據(jù)組。系統(tǒng)100包括前端處理器65(FEP 65)，前端處理器65是由控制總線(xiàn)61和數(shù)據(jù)總線(xiàn)62連接到每個(gè)SCL。數(shù)據(jù)總線(xiàn)62按照“菊花鏈”方式分別連接到每個(gè)SCL 20a-20n中包含的總線(xiàn)接口塊27a-27n。每個(gè)總線(xiàn)接口塊27a-27n連接到相關(guān)的存儲(chǔ)器81a-81n。
在系統(tǒng)100運(yùn)行期間，F(xiàn)EP 65經(jīng)總線(xiàn)62裝入可執(zhí)行測(cè)試序列程序，通過(guò)總線(xiàn)接口塊27a-27n并進(jìn)入相關(guān)的存儲(chǔ)器81a-81n。裝入到每個(gè)存儲(chǔ)器81a-81n的可執(zhí)行程序和測(cè)試數(shù)據(jù)組適合于分別連接到每個(gè)SCL處理器20a-20n的每個(gè)插針。然后，F(xiàn)EP 65通過(guò)控制總線(xiàn)61發(fā)出“START”信號(hào)到每個(gè)SCL以啟動(dòng)測(cè)試程序的執(zhí)行。
在DUT 70的測(cè)試期間，F(xiàn)EP 65可以在總線(xiàn)61上發(fā)送同步(“SYNCH”)信號(hào)到兩個(gè)(或多個(gè))SCL處理器以同步這兩個(gè)SCL處理器的運(yùn)行。為了協(xié)調(diào)多個(gè)SCL的同步運(yùn)行，系統(tǒng)10a還可以包含系統(tǒng)時(shí)鐘90，系統(tǒng)時(shí)鐘90經(jīng)時(shí)鐘線(xiàn)路91連接到每個(gè)SCL處理器。
控制總線(xiàn)61可以是雙向的，并允許FEP 65和每個(gè)SCL 20a-20n互相發(fā)送和接收協(xié)調(diào)信號(hào)。例如，在確定為失敗的測(cè)試結(jié)果的測(cè)試期間，SCL 20a可以在輸入通道51a上接收測(cè)試輸出。然后，SCL 20a可以在控制總線(xiàn)61上發(fā)送指出確定失敗的協(xié)調(diào)信號(hào)到另一個(gè)SCL，例如，SCL 20c。SCL 20c可以利用從SCL 20a接收的結(jié)果以確定執(zhí)行它自己的測(cè)試序列程序的流程，或暫停執(zhí)行它的測(cè)試序列程序。
統(tǒng)一的存儲(chǔ)器60不必用于測(cè)試系統(tǒng)中所有單獨(dú)的特定模式邏輯塊。相反地，統(tǒng)一的存儲(chǔ)器可以服務(wù)于兩個(gè)或多個(gè)單獨(dú)的特定模式邏輯塊，與此同時(shí)，其他的邏輯塊仍然可以有專(zhuān)用的存儲(chǔ)器和/或分享單獨(dú)的統(tǒng)一存儲(chǔ)器地址空間。
上述實(shí)施例中測(cè)試集成電路的過(guò)程(或方法)不限于利用圖1至3所示的硬件和軟件。以下稱(chēng)之為過(guò)程200的該過(guò)程可以在任何計(jì)算或處理環(huán)境中找到它的應(yīng)用。可以利用硬件，軟件或二者的組合實(shí)現(xiàn)過(guò)程200。過(guò)程200可以在可編程計(jì)算機(jī)或其他機(jī)器上執(zhí)行的計(jì)算機(jī)程序中實(shí)現(xiàn)，這些機(jī)器中的每個(gè)機(jī)器包含處理器和該處理器可讀出的存儲(chǔ)媒體。
此處沒(méi)有描述的其他實(shí)施例也是在以下權(quán)利要求書(shū)的范圍內(nèi)。
權(quán)利要求
1.一種用于測(cè)試集成電路的設(shè)備，該設(shè)備包括有輸出通道的序列控制邏輯單元，輸出通道可連接到被測(cè)器件；和至少存儲(chǔ)兩種類(lèi)型數(shù)據(jù)組的存儲(chǔ)器，序列控制邏輯單元利用每個(gè)數(shù)據(jù)組以確定輸出通道上輸出的測(cè)試模式。
2.按照權(quán)利要求1的設(shè)備，其中存儲(chǔ)器還配置成至少存儲(chǔ)一個(gè)測(cè)試序列程序，它包含序列控制邏輯單元的可執(zhí)行指令，其中，在設(shè)備運(yùn)行期間，測(cè)試序列程序是由序列控制邏輯單元執(zhí)行。
3.按照權(quán)利要求2的設(shè)備，其中序列控制邏輯單元還包括有連接讀寫(xiě)隊(duì)列的存儲(chǔ)器接口，用于從至少兩個(gè)單獨(dú)請(qǐng)求器接收存儲(chǔ)器的訪(fǎng)問(wèn)請(qǐng)求。
4.按照權(quán)利要求3的設(shè)備，其中序列控制邏輯單元還包括連接的指令超高速緩沖存儲(chǔ)器，用于接收和保持來(lái)自存儲(chǔ)器接口的可執(zhí)行指令。
5.按照權(quán)利要求3的設(shè)備，其中序列控制邏輯單元還包括多個(gè)數(shù)據(jù)緩沖器，每個(gè)數(shù)據(jù)緩沖器與請(qǐng)求器相關(guān)，每個(gè)數(shù)據(jù)緩沖器存儲(chǔ)從存儲(chǔ)器接口接收的數(shù)據(jù)。
6.按照權(quán)利要求3的設(shè)備，其中存儲(chǔ)器還配置成存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。
7.按照權(quán)利要求6的設(shè)備，還包括結(jié)果超高速緩沖存儲(chǔ)器，用于存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。
8.按照權(quán)利要求3的設(shè)備，其中序列控制邏輯單元還包括多個(gè)模式控制邏輯塊，基于從存儲(chǔ)器中存儲(chǔ)的一個(gè)數(shù)據(jù)組接收的數(shù)據(jù)，多個(gè)模式控制邏輯塊中至少一個(gè)邏輯塊配置成輸出測(cè)試模式。
9.按照權(quán)利要求8的設(shè)備，其中存儲(chǔ)器中存儲(chǔ)的至少一個(gè)數(shù)據(jù)組包括代表功能數(shù)據(jù)、掃描數(shù)據(jù)、和數(shù)字化模擬數(shù)據(jù)的至少一個(gè)數(shù)據(jù)組。
10.按照權(quán)利要求3的設(shè)備，還包括連接到存儲(chǔ)器接口的前端處理器，在執(zhí)行程序之前，前端處理器裝入數(shù)據(jù)組和可執(zhí)行測(cè)試序列程序。
11.按照權(quán)利要求8的設(shè)備，還包括多個(gè)選擇復(fù)用器，用于從多個(gè)模式控制邏輯塊中對(duì)應(yīng)一個(gè)邏輯塊至少接收一個(gè)輸出位；和數(shù)據(jù)選擇邏輯塊，用于控制多個(gè)選擇復(fù)用器中每個(gè)復(fù)用器的輸出。
12.按照權(quán)利要求11的設(shè)備，其中基于存儲(chǔ)器中存儲(chǔ)的部分指令作為部分測(cè)試序列程序，數(shù)據(jù)選擇邏輯塊確定多個(gè)選擇復(fù)用器中每個(gè)復(fù)用器的選擇碼。
13.按照權(quán)利要求12的設(shè)備，其中數(shù)據(jù)選擇邏輯塊包含被索引的表，和其中基于部分的指令，連接的數(shù)據(jù)選擇邏輯塊用于接收索引。
14.按照權(quán)利要求3的設(shè)備，還包括有第二輸出通道的第二序列控制邏輯單元，第二輸出通道可連接到被測(cè)器件的輸入插針；和至少存儲(chǔ)一種類(lèi)型數(shù)據(jù)組和第二可執(zhí)行測(cè)試程序的第二存儲(chǔ)器，第二序列控制邏輯單元利用第二存儲(chǔ)器中存儲(chǔ)的每個(gè)數(shù)據(jù)組以確定第二輸出通道上輸出的測(cè)試模式。
15.按照權(quán)利要求14的設(shè)備，還包括連接前端處理器與第一和第二序列控制邏輯單元的控制線(xiàn)，其中，在設(shè)備運(yùn)行期間，控制線(xiàn)用于發(fā)送同步信號(hào)到第一和第二控制單元以協(xié)調(diào)第一和第二測(cè)試序列程序的執(zhí)行以及協(xié)調(diào)測(cè)試模式輸出到單個(gè)被測(cè)器件，被測(cè)器件可連接到第一和第二序列控制單元的輸出通道。
16.一種物品，包括有存儲(chǔ)指令的存儲(chǔ)媒體，在機(jī)器執(zhí)行該指令時(shí)得到以下的結(jié)果在存儲(chǔ)器中至少存儲(chǔ)兩種類(lèi)型數(shù)據(jù)組，序列控制邏輯單元利用每個(gè)數(shù)據(jù)組以確定一個(gè)或多個(gè)輸出通道輸出的測(cè)試模式，這些輸出通道可以連接到被測(cè)器件的輸入插針。
17.按照權(quán)利要求16的物品，其中存儲(chǔ)操作還包括在存儲(chǔ)器中至少存儲(chǔ)一個(gè)測(cè)試序列程序，該測(cè)試序列程序包含序列控制邏輯單元的可執(zhí)行指令。
18.按照權(quán)利要求17的物品，還包括在存儲(chǔ)器的接口中排隊(duì)來(lái)自多個(gè)請(qǐng)求器的存儲(chǔ)器訪(fǎng)問(wèn)請(qǐng)求。
19.按照權(quán)利要求17的物品，還包括在指令高速緩沖存儲(chǔ)器中存儲(chǔ)從存儲(chǔ)器接口接收的指令。
20.按照權(quán)利要求18的物品，還包括在多個(gè)數(shù)據(jù)緩沖器中存儲(chǔ)從存儲(chǔ)器接口接收的數(shù)據(jù)，每個(gè)數(shù)據(jù)緩沖器與多個(gè)請(qǐng)求器中的一個(gè)請(qǐng)求器相關(guān)。
21.按照權(quán)利要求18的物品，還包括在存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。
22.按照權(quán)利要求21的物品，其中存儲(chǔ)操作還包括在結(jié)果高速緩沖存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果；和從結(jié)果高速緩沖存儲(chǔ)器寫(xiě)入中存儲(chǔ)的測(cè)試結(jié)果到存儲(chǔ)器。
23.按照權(quán)利要求18的物品，還包括從多個(gè)模式控制邏輯塊中至少一個(gè)邏輯塊輸出測(cè)試模式到輸出通道，測(cè)試模式是基于從存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)組中接收的數(shù)據(jù)。
24.按照權(quán)利要求21的物品，還包括在多個(gè)復(fù)用器中的每個(gè)復(fù)用器中，從多個(gè)模式控制邏輯塊中對(duì)應(yīng)一個(gè)邏輯塊至少接收一個(gè)輸出位；和從多個(gè)復(fù)用器中的每個(gè)復(fù)用器至少選擇一個(gè)輸出位。
25.按照權(quán)利要求24的物品，其中選擇操作還包括基于存儲(chǔ)器中存儲(chǔ)的部分指令作為部分測(cè)試序列程序，確定多個(gè)復(fù)用器中每個(gè)復(fù)用器的選擇碼。
26.一種測(cè)試集成電路的方法，包括在存儲(chǔ)器中至少存儲(chǔ)兩種類(lèi)型數(shù)據(jù)組，序列控制邏輯單元利用每個(gè)數(shù)據(jù)組以確定一個(gè)或多個(gè)輸出通道輸出的測(cè)試模式，這些輸出通道可以連接到被測(cè)器件的輸入插針。
27.按照權(quán)利要求26的方法，其中存儲(chǔ)操作還包括在存儲(chǔ)器中至少存儲(chǔ)一個(gè)測(cè)試序列程序，該測(cè)試序列程序包含序列控制邏輯單元的可執(zhí)行指令。
28.按照權(quán)利要求27的方法，還包括在存儲(chǔ)器的接口中排隊(duì)來(lái)自請(qǐng)求器的存儲(chǔ)器訪(fǎng)問(wèn)請(qǐng)求。
29.按照權(quán)利要求27的方法，還包括在指令高速緩沖存儲(chǔ)器中存儲(chǔ)從存儲(chǔ)器接口接收的指令。
30.按照權(quán)利要求28的方法，還包括在多個(gè)數(shù)據(jù)緩沖器中存儲(chǔ)從存儲(chǔ)器接口接收的數(shù)據(jù)，每個(gè)數(shù)據(jù)緩沖器是與多個(gè)請(qǐng)求器中的一個(gè)請(qǐng)求器相關(guān)。
31.按照權(quán)利要求28的方法，還包括在存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果。
32.按照權(quán)利要求31的方法，其中存儲(chǔ)操作還包括在結(jié)果高速緩沖存儲(chǔ)器中存儲(chǔ)從被測(cè)器件接收的測(cè)試結(jié)果；和從結(jié)果高速緩沖存儲(chǔ)器寫(xiě)入存儲(chǔ)的測(cè)試結(jié)果到存儲(chǔ)器接口。
33.按照權(quán)利要求28的方法，還包括從多個(gè)模式控制邏輯塊中至少一個(gè)邏輯塊輸出測(cè)試模式到輸出通道，測(cè)試模式是基于從存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)組中接收的數(shù)據(jù)。
34.按照權(quán)利要求31的方法，還包括在多個(gè)復(fù)用器中的每個(gè)復(fù)用器中，從多個(gè)模式控制邏輯塊中對(duì)應(yīng)的一個(gè)邏輯塊至少接收一個(gè)輸出位；和從多個(gè)復(fù)用器中的每個(gè)復(fù)用器中至少選擇一個(gè)輸出位。
35.按照權(quán)利要求34的方法，其中選擇操作還包括基于存儲(chǔ)器中存儲(chǔ)的部分指令作為部分測(cè)試序列程序，確定多個(gè)復(fù)用器中每個(gè)復(fù)用器的選擇碼。
全文摘要
一種用于測(cè)試集成電路(70)的設(shè)備(10)，該設(shè)備包括有輸出通道(50)的序列控制邏輯單元(20)，輸出通道(50)可連接到被測(cè)器件(70)；和至少存儲(chǔ)兩種類(lèi)型數(shù)據(jù)組(60b，60c，...)的存儲(chǔ)器(60)，序列控制邏輯單元(20)利用每個(gè)數(shù)據(jù)組以確定輸出通道上輸出的測(cè)試模式。
文檔編號(hào)G11C29/56GK1653346SQ03810443
公開(kāi)日2005年8月10日 申請(qǐng)日期2003年5月8日 優(yōu)先權(quán)日2002年5月8日
發(fā)明者杰米·S.·庫(kù)侖, 博奈爾·G.·韋斯特 申請(qǐng)人:尼佩泰斯特公司