同樣地，可以得到η級D觸發(fā)器的D輸入端與時鐘端的時鐘信號的下降沿的相對 關(guān)系，如圖11所示，為本實用新型隨機數(shù)生成裝置實施例的圖10實例中η級D觸發(fā)器的D輸入 端的第三時鐘信號的下降沿與時鐘端的第二時鐘信號的下降沿的相對關(guān)系，η級D觸發(fā)器D 輸入端同時經(jīng)歷第三時鐘信號的下降沿，η級D觸發(fā)器時鐘端依次經(jīng)歷第二時鐘信號的下降 沿，各級D觸發(fā)器時鐘端經(jīng)歷第二時鐘信號下降沿的時間相差第一預(yù)定時間△ Τ。在達到第1 級D觸發(fā)器和第η級D觸發(fā)器的輸出正常、中間級D觸發(fā)器的輸出發(fā)生亞穩(wěn)態(tài)這一穩(wěn)定狀態(tài) 后，第1級D觸發(fā)器的時鐘端最早經(jīng)歷第二時鐘信號的下降沿，第η級D觸發(fā)器的時鐘端最晚 經(jīng)歷第二時鐘信號的下降沿。
[0062] 在本實例中，延遲控制邏輯模塊34在根據(jù)第1級D觸發(fā)器的輸出信號和第η級D觸發(fā) 器的輸出信號進行判斷并生成相應(yīng)的控制信號過程中的對應(yīng)關(guān)系如下表3所示：
[0063] 表 3
[0064]
[0065] 根據(jù)表3中的對應(yīng)關(guān)系可知，只要使得η級D觸發(fā)器中正確采樣到D輸入端第三時鐘 信號的下降沿，就可以保證中間級D觸發(fā)器中觸發(fā)器的輸出有亞穩(wěn)態(tài)現(xiàn)象出現(xiàn)。
[0066] 如圖12所示，為本實用新型隨機數(shù)生成裝置實施例的第五實例結(jié)構(gòu)示意圖，與第 四實例的不同之處在于，在本實例中，增加了一個反向器61，反向器61的輸入為第一時鐘信 號，反向器61的輸出與各級D觸發(fā)器的D輸入端連接，所以，在本實例中，第三時鐘信號為對 第一時鐘信號進行無延遲邏輯非處理后得到的時鐘信號，所以η級D觸發(fā)器的D輸入端是上 升沿的第三時鐘信號作為輸入，并在η級D觸發(fā)器的時鐘端采用第二時鐘信號的下降沿作為 判斷，因此，如圖13所示，為本實用新型隨機數(shù)生成裝置實施例的圖12實例中η級D觸發(fā)器的 D輸入端的第三時鐘信號的上升沿與時鐘端的第二時鐘信號的下降沿的相對關(guān)系，η級D觸 發(fā)器D輸入端同時經(jīng)歷第三時鐘信號的上升沿，η級D觸發(fā)器時鐘端依次經(jīng)歷第二時鐘信號 的下降沿，η級D觸發(fā)器時鐘端經(jīng)歷第二時鐘信號下降沿的時間相差第一預(yù)定時間Δ Τ。
[0067] 如圖14所示，為本實用新型隨機數(shù)生成裝置實施例的第六實例結(jié)構(gòu)示意圖，與第 四實例的不同之處在于，在本實例中，可調(diào)延遲模塊32中的η級延遲單元的輸出分別與η級D 觸發(fā)器的D輸入端連接，這種情況與圖8所示的第三實例類似，區(qū)別就是圖8實例中η級D觸發(fā) 器采用的是上升沿觸發(fā)器，本實例中η級D觸發(fā)器采用的是下降沿觸發(fā)器，具體工作過程在 此不再贅述。如圖15所示，為本實用新型隨機數(shù)生成裝置實施例的圖14實例中η級D觸發(fā)器 的D輸入端的第二時鐘信號的下降沿與時鐘端的第三時鐘信號的下降沿的相對關(guān)系，η級D 觸發(fā)器時鐘端同時經(jīng)歷第三時鐘信號的下降沿，η級D觸發(fā)器D輸入端依次經(jīng)歷第二時鐘信 號的下降沿，η級D觸發(fā)器D輸入端經(jīng)歷第二時鐘信號下降沿的時間相差第一預(yù)定時間Δ Τ。 [0068]可選地，在本實例中，還可以與圖12所示的實例中的類似，增加一個反向器61，連 接在第一時鐘信號與各級D觸發(fā)器的時鐘端之間，所以各級D觸發(fā)器時鐘端的時鐘信號為對 第一時鐘信號進行無延遲邏輯非處理后得到的第三時鐘信號，這樣，η級D觸發(fā)器的D輸入端 是下降沿的第二時鐘信號作為輸入，在η級D觸發(fā)器的時鐘端是采用第三時鐘信號的上升沿 作為判斷，則η級D觸發(fā)器D時鐘端同時經(jīng)歷第三時鐘信號的上升沿，η級D觸發(fā)器的D輸入端 依次經(jīng)歷第二時鐘信號的下降沿，η級D觸發(fā)器的D輸入端經(jīng)歷第二時鐘信號下降沿的時間 相差第一預(yù)定時間AT。
[0069]如圖16所示，為本實用新型隨機數(shù)生成裝置實施例中采用5級D觸發(fā)器的實例的電 路時序圖，該實例可以對應(yīng)圖4所示的實例中的結(jié)構(gòu)，所采用的5級D觸發(fā)器為上升沿觸發(fā) 器，因此，在該實例中，根據(jù)輸入信號的時序圖，根據(jù)時鐘端經(jīng)歷第二時鐘信號的上升沿的 情況以及Ts、Th的時間關(guān)系，對于第1級D觸發(fā)器，輸入信號在Ts+Th時間窗內(nèi)沒有變化，所以 第1級D觸發(fā)器輸出端沒有發(fā)生亞穩(wěn)態(tài)，第1級D觸發(fā)器輸出低電平;第2級D觸發(fā)器的Th為負 值，不能滿足D觸發(fā)器的保持時間，所以第2級D觸發(fā)器的輸出端有可能發(fā)生亞穩(wěn)態(tài);第3級D 觸發(fā)器的Th同樣為負值，Ts和Th均不能滿足D觸發(fā)器的建立時間和保持時間，所以第3級D觸 發(fā)器的輸出端有可能發(fā)生亞穩(wěn)態(tài);第4級D觸發(fā)器的Ts時間太短，不能滿足D觸發(fā)器的建立時 間，所以第4級D觸發(fā)器的輸出端有可能發(fā)生亞穩(wěn)態(tài);第5級D觸發(fā)器的Ts和Th均滿足D觸發(fā)器 的建立時間和保持時間，所以第5級D觸發(fā)器輸出端沒有發(fā)生亞穩(wěn)態(tài)，第5級D觸發(fā)器輸出高 電平。所以，在本實例中，第1級D觸發(fā)器輸出低電平、第5級D觸發(fā)器輸出高電平，表明在這5 個D觸發(fā)器的時鐘采樣期間D觸發(fā)器的D輸入端的輸入信號存在一個上升沿，這正與前述的 表1中的分析一致。另外，由于中間3級D觸發(fā)器的輸出可能發(fā)生亞穩(wěn)態(tài)，可以保證得到真隨 機數(shù)的隨機性。
[0070]最后應(yīng)說明的是：以上實施例僅用以說明本實用新型的技術(shù)方案而非限制，盡管 參照較佳實施例對本實用新型進行了詳細說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解，可以對 本實用新型的技術(shù)方案進行修改或者等同替換，而不脫離本實用新型技術(shù)方案的精神和范 圍。
【主權(quán)項】
1. 一種隨機數(shù)生成裝置，其特征在于，包括： 可調(diào)延遲模塊，用于對第一時鐘信號進行延遲，生成η個第二時鐘信號，在控制信號的 控制下對所述η個第二時鐘信號的延遲進行調(diào)整，其中，所述η個第二時鐘信號相對于所述 第一時鐘信號的延遲依次增大，η為大于或等于3的自然數(shù)； 存儲模塊，包括η級存儲單元，所述η級存儲單元包括第1級存儲單元、中間級存儲單元 和第η級存儲單元，所述η個第二時鐘信號和第三時鐘信號分別作為所述η級存儲單元的輸 入信號和時鐘信號，使得所述第1級存儲單元和所述第η級存儲單元的輸出為正常狀態(tài)，所 述中間級存儲單元中至少有一級存儲單元的輸出為亞穩(wěn)態(tài)，所述第一時鐘信號與所述第三 時鐘信號為同步信號； 同步邏輯模塊，用于對所述η級存儲單元的輸出進行同步，以便得到所述η級存儲單元 的穩(wěn)定的輸出，消除所述亞穩(wěn)態(tài)； 延遲控制邏輯模塊，用于根據(jù)所述η級存儲單元的穩(wěn)定的輸出，生成所述控制信號，生 成并輸出真隨機數(shù)。2. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述η個第二時鐘信號和所述第一時鐘信 號分別作為所述η級存儲單元的輸入信號和時鐘信號具體為： 所述η個第二時鐘信號作為所述η級存儲單元的輸入信號，所述第三時鐘信號作為所述 η級存儲單元的時鐘信號;或者 所述η個第二時鐘信號作為所述η級存儲單元的時鐘信號，所述第三時鐘信號作為所述 η級存儲單元的輸入信號。3. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述延遲控制邏輯模塊用于根據(jù)所述第1 級存儲單元的穩(wěn)定的輸出和所述第η級存儲單元的穩(wěn)定的輸出，生成所述控制信號；其中， 當所述第1級存儲單元的穩(wěn)定的輸出與所述第η級存儲單元的穩(wěn)定的輸出不是期望的時鐘 變化沿時，生成表示增加或減少延遲的控制信號。4. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述可調(diào)延遲模塊包括串聯(lián)連接的η個延 遲單元，每個延遲單元輸出1個第二時鐘信號，所述η個延遲單元中的第1個延遲單元的延遲 在所述控制信號的控制下進行調(diào)整。5. 根據(jù)權(quán)利要求1或2所述的裝置，其特征在于，所述第一時鐘信號與所述第三時鐘信 號為同一個時鐘信號；或者，所述第三時鐘信號為對所述第一時鐘信號進行無延遲邏輯處 理后得到的時鐘信號。
【專利摘要】本實用新型涉及一種隨機數(shù)生成裝置。該裝置包括：可調(diào)延遲模塊，用于對第一時鐘信號進行延遲，生成n個第二時鐘信號，在控制信號的控制下對n個第二時鐘信號的延遲進行調(diào)整；存儲模塊，包括n級存儲單元，n級存儲單元包括第1級存儲單元、中間級存儲單元和第n級存儲單元；同步邏輯模塊，用于對n級存儲單元的輸出進行同步；延遲控制邏輯模塊，用于根據(jù)n級存儲單元的穩(wěn)定的輸出，生成控制信號，生成并輸出真隨機數(shù)。本實用新型用以提高觸發(fā)器的輸出發(fā)生亞穩(wěn)態(tài)的可能性，實現(xiàn)根據(jù)觸發(fā)器輸出端的亞穩(wěn)態(tài)生成真隨機數(shù)，且不用采用專門的時鐘產(chǎn)生異步輸入信號，降低芯片的復(fù)雜度。
【IPC分類】G06F7/58
【公開號】CN205247370
【申請?zhí)枴緾N201520820959
【發(fā)明人】劉忠志
【申請人】昆騰微電子股份有限公司
【公開日】2016年5月18日
【申請日】2015年10月21日