號MPLLCLK_C0M以得到多個分頻共同時鐘信號(未繪示)，例如還獲得150Mz的時鐘信號。邏輯物理層LPHY中的電路模塊PHYAl以及PHYA2依照300MHz的該共同時鐘信號MPLLCLK_C0M操作(例如提供低速數(shù)據(jù)DA1_C0M和DA2_C0M)，而電路模塊PHYBl以及PHYB2依照分頻獲得的150MHz的時鐘信號操作(例如提供低速數(shù)據(jù)DB1_C0M和DB2_C0M)。其中邏輯物理層LPHY中的各電路模塊依據(jù)哪個分頻共同時鐘信號操作視各電路模塊對應(yīng)的外部裝置(HDAI和HDA2、HDBI和HDB2)所連接的電子物理層(EPHYA和EPHYB)對應(yīng)的時鐘信號(]\031^0^_4和]\031^0^_8)的時鐘頻率而定，即各電路模塊的分頻共同時鐘信號的時鐘頻率與各電路模塊對應(yīng)的外部裝置所連接的電子物理層對應(yīng)的時鐘信號的時鐘頻率相同。在另一實施例中，跨時域數(shù)據(jù)傳輸模塊TXCDC還包括分頻器分頻30 OMHz的該共同時鐘信號MPLLCLK_COM以得到多個分頻共同時鐘信號(未繪示)，例如還獲得150MHz的時鐘信號;跨時域數(shù)據(jù)傳輸模塊TXCDC根據(jù)對應(yīng)硬盤HDAl與HDA2所連接的電子物理層EPHYA的時鐘信號時鐘頻率300MHz的分頻共同時鐘信號(頻率為300MHz)將數(shù)據(jù)DAl_COM、DA2_COM讀入，并根據(jù)對應(yīng)硬盤HDBl與HDB2所連接的電子物理層EPHYB的時鐘信號MPLLCLK_B的時鐘頻率15 OMHz的分頻共同時鐘信號(頻率為150MHz)將數(shù)據(jù)DB 1_TOM、DB2_COM讀入對應(yīng)的緩存。值得注意的是，跨時域數(shù)據(jù)傳輸模塊TXCDC將數(shù)據(jù)DA1_A、DA2_A讀出是根據(jù)對應(yīng)硬盤HDAl與HDA2所連接的電子物理層EPHYA的時鐘信號MPLLCLK_A，且將數(shù)據(jù)DB 1_B、DB2_Ba出是根據(jù)對應(yīng)硬盤HDBI與HDB2所連接的電子物理層EPHYB的時鐘信號MPLLCLK_B。
[0023]圖2A、圖2B根據(jù)本發(fā)明一種實施方式圖解跨時域數(shù)據(jù)傳輸模塊TXCDC。跨時域數(shù)據(jù)傳輸模塊TXCDC對應(yīng)硬盤HDA1、HDA2、HDBI與HDB2分別提供緩存R_A 1、R_A2、R_B I與R_B2，各自例如包括8個編號O?7的緩存器(各緩存器尺寸同并行低速數(shù)據(jù)尺寸)，即緩存深度包括O?7。邏輯物理層LPHY提供的低速數(shù)據(jù)DA1_C0M、DA2_C0M、DB1_C0M、DB2_C0M根據(jù)共同時鐘信號MPLLCLK_C0M先讀入緩沖器W_Buf，然后寫入指標產(chǎn)生器WPTR++根據(jù)共同時脈信號MPLLCLKJ:0M操作寫入分配器1_01?^，以將對應(yīng)的低速數(shù)據(jù)DA1J:0M、DA2J:0M、DB1J:0M、DB2_C0M再推入緩存R_A1、R_A2、R_B I與R_B2中的緩存器。R_A1、R_A2、R_B I與R_B2中緩存器里面的內(nèi)容還可在讀取指標產(chǎn)生器RPTR++根據(jù)對應(yīng)的時鐘信號作讀取選擇器R_MUX，以將對應(yīng)的低速數(shù)據(jù)讀取到緩沖器R_Buf，再經(jīng)由緩沖器R_Buf根據(jù)對應(yīng)的時鐘信號]\^1^0^_4/]\^1^0^_8輸出為數(shù)據(jù) DA1_A、DA2_A、DB1_B、DB2_B。
[0024]圖3以波形圖說明緩存R_A1操作，其中緩存R_A1編號O?7的緩存器分別命名為R_A1_0?R_A1_7。依照共同時鐘信號MPLLCLK_C0M推入緩#R_A1不同緩存深度的緩存器1?_八1_0?R_A1_7的并行數(shù)據(jù)DO?D7將順利經(jīng)由時鐘信號MPLLCLK_A取出，反映于數(shù)據(jù)DA1_A上。依照共同時鐘信號MPLLCLK_C0M推入緩#R_A1的數(shù)據(jù)D8?D15將逐個更新緩存器R_A1_0?R_Al_7。不同緩存深度的緩存器1?_41_0?1?_41_7的數(shù)據(jù)D8?D15也將順利經(jīng)由時鐘信號MPLLCLK_A取出，反映于數(shù)據(jù)DA1_A上。
[0025]圖4為方塊圖，描述根據(jù)本發(fā)明一種實施方式實現(xiàn)的高速數(shù)據(jù)接口主機端控制器400，為以單一電子物理層EPHY連接至少一個外接裝置，圖例包括硬盤HDI以及HD2，對應(yīng)的，跨時域數(shù)據(jù)傳輸模塊TXCDC包括兩組緩存設(shè)計。邏輯物理層LPHY與跨時域數(shù)據(jù)傳輸模塊TX⑶C可以并行方式傳輸數(shù)據(jù)。電子物理層EPHY可包括并行至串行轉(zhuǎn)換。
[0026]相較于圖1的高速數(shù)據(jù)接口主機端控制器100還設(shè)計有多工器ECLKMUX，圖4主機端控制器400上單一電子物理層EPHY的時鐘信號可單純以時鐘信號走線CLK_trace傳輸至邏輯物理層LPHY，供電路模塊PHY_1以及PHY_2操作參考以分別輸出第一和第二低速數(shù)據(jù)。圖4中，跨時域數(shù)據(jù)傳輸模塊TXCDC自該時鐘信號走線CLK_trace上的邏輯物理層端節(jié)點MPLLCLK_Ut收邏輯物理層端時鐘(以下同樣稱之MPLLCLK_L)，并自該時鐘信號走線CLK_trace的電子物理層端節(jié)點MPLLCLK_E接收電子物理層端時鐘(以下同樣稱之MPLLCLK_E)。邏輯物理層端節(jié)點MPLLCLK_L為該時鐘信號走線CLK_trace上與該邏輯物理層LPHY同側(cè)的輸入至跨時域數(shù)據(jù)傳輸模塊TXCDC的節(jié)點，電子物理層端節(jié)點MPLLCLK_E為該時鐘信號走線CLK_trace上與該電子物理層EPHY同側(cè)的輸入至跨時域數(shù)據(jù)傳輸模塊TX⑶C的節(jié)點。邏輯物理層端節(jié)點該電子物理層端節(jié)點MPLLCLK_E在該時鐘信號走線CLK_trace上靠近該邏輯物理層LPHY。圖4的跨時域數(shù)據(jù)傳輸模塊TXCDC仍舊可有效解決時鐘信號走線延時問題。在一種實施方式中，跨時域數(shù)據(jù)傳輸模塊TXCDC至該邏輯物理層LPHY的走線距離設(shè)計為短于該時鐘信號走線CLK_trace，且該跨時域數(shù)據(jù)傳輸模塊TX⑶C至該電子物理層EPHY的走線距離短于該時鐘信號走線CLK_trace。相較于傳統(tǒng)技術(shù)將邏輯物理層直接耦接電子物理層的長走線，跨時域數(shù)據(jù)傳輸模塊TXCDC將數(shù)據(jù)走線截半，及時修正走線延時。
[0027]雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視權(quán)利要求書所界定的為準。
【主權(quán)項】
1.一種高速數(shù)據(jù)接口主機端控制器，其特征在于，包括: 邏輯物理層以及多個電子物理層，其中，該邏輯物理層提供多組低速數(shù)據(jù)，再分別由對應(yīng)的所述電子物理層轉(zhuǎn)換為高速數(shù)據(jù)，并分別傳遞至多個外部裝置之一，且所述電子物理層各自對應(yīng)多個時鐘信號之一操作； 多工器，接收所述電子物理層所對應(yīng)的所述多個時鐘信號，以輸出共同時鐘信號供該邏輯物理層據(jù)以提供所述多組低速數(shù)據(jù)；以及 跨時域數(shù)據(jù)傳輸模塊，耦接于所述邏輯物理層與所述電子物理層之間，根據(jù)該共同時鐘信號讀入該邏輯物理層提供的所述多組低速數(shù)據(jù)，并根據(jù)所述外部裝置所對應(yīng)的所述電子物理層對應(yīng)的所述時鐘信號輸出所述多組低速數(shù)據(jù)至對應(yīng)的所述電子物理層。2.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 該跨時域數(shù)據(jù)傳輸模塊還為所述外部裝置各自提供緩存，用以緩存對應(yīng)的所述外部裝置所對應(yīng)的所述電子物理層所對應(yīng)的所述多組低速數(shù)據(jù)。3.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 該多工器以所述電子物理層中最靠近該邏輯物理層的最近電子物理層所對應(yīng)的所述時鐘信號作為該共同時鐘信號。4.根據(jù)權(quán)利要求3所述的高速數(shù)據(jù)接口主機端控制器，其特征在于，所述多個時鐘信號的頻率相同。5.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 該跨時域數(shù)據(jù)傳輸模塊至該邏輯物理層的走線距離短于所述電子物理層中最靠近該邏輯物理層的最近電子物理層至該邏輯物理層的距離;且 該跨時域數(shù)據(jù)傳輸模塊至該最近電子物理層的走線距離短于該最近電子物理層至該邏輯物理層的距離。6.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 該邏輯物理層以并行方式提供所述多組低速數(shù)據(jù)至該跨時域數(shù)據(jù)傳輸模塊； 該跨時域數(shù)據(jù)傳輸模塊以并行方式發(fā)送所述多組低速數(shù)據(jù)至所述電子物理層;且 所述電子物理層分別將所述多組低速數(shù)據(jù)自并行低速數(shù)據(jù)轉(zhuǎn)換為串行高速數(shù)據(jù)后才傳輸至所述外部裝置。7.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 所述電子物理層中至少其中一個所連接的所述外部裝置為多個。8.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 該多工器將所述電子物理層對應(yīng)的所述時鐘信號中頻率最高的作為該共同時鐘信號。9.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 該邏輯物理層包括第一分頻器，分頻該共同時鐘信號以得到多個分頻共同時鐘信號；且 該邏輯物理層根據(jù)所述分頻共同時鐘信號對應(yīng)地提供所述多組低速數(shù)據(jù)，其中，所述各組低速數(shù)據(jù)對應(yīng)的所述分頻共同時鐘信號的時鐘頻率與對應(yīng)的所述外部裝置對應(yīng)的所述電子物理層對應(yīng)的所述時鐘信號的時鐘頻率相同。10.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)接口主機端控制器，其特征在于: 該跨時域數(shù)據(jù)傳輸模塊包括第二分頻器，分頻該共同時鐘信號以得到多個分頻共同時鐘信號;且 該跨時域數(shù)據(jù)傳輸模塊根據(jù)所述分頻共同時鐘信號對應(yīng)地將所述多組低速數(shù)據(jù)讀入，其中，所述多組低速數(shù)據(jù)對應(yīng)的所述分頻時鐘信號的時鐘頻率與對應(yīng)的所述外部裝置所連接的所述電子物理層對應(yīng)的所述時鐘信號的時鐘頻率相同。
【專利摘要】低數(shù)據(jù)抖動的主機端控制器，以邏輯物理層提供多組低速數(shù)據(jù)，經(jīng)由跨時域數(shù)據(jù)傳輸模塊交由對應(yīng)的電子物理層轉(zhuǎn)換為高速數(shù)據(jù)傳遞至對應(yīng)的外部裝置，且還具有多工器。所述電子物理層對應(yīng)多個時鐘信號之一操作。該多工器接收所述時鐘信號，以輸出共同時鐘信號供邏輯物理層據(jù)以提供所述多組低速數(shù)據(jù)。該跨時域數(shù)據(jù)傳輸模塊根據(jù)該共同時鐘信號讀入該邏輯物理層提供的所述多組低速數(shù)據(jù)，并根據(jù)所述外部裝置所對應(yīng)的所述電子物理層對應(yīng)的所述時鐘信號輸出所述多組低速數(shù)據(jù)至對應(yīng)的所述電子物理層。
【IPC分類】G06F13/38, G06F13/42
【公開號】CN105550134
【申請?zhí)枴緾N201510894416
【發(fā)明人】王萬豐, 冀曉亮, 惠志強, 侯慧瑛
【申請人】上海兆芯集成電路有限公司
【公開日】2016年5月4日
【申請日】2015年12月7日