高速數(shù)據(jù)接口主機端控制器的制造方法
【技術領域】
[0001]本發(fā)明涉及高速數(shù)據(jù)接口主機端控制器，特別涉及與外部裝置作高速傳輸?shù)母咚贁?shù)據(jù)接口主機端控制器。
【背景技術】
[0002]高速數(shù)據(jù)接口，如:串行高級技術附件(SATA)、快捷外設互聯(lián)標準(PCIE)、安全數(shù)字輸入/輸出卡(SD1)、通用串行總線(USB)等，極容易因時鐘信號延時，而發(fā)生數(shù)據(jù)抖動；明顯影響高速數(shù)據(jù)傳輸。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供一種低數(shù)據(jù)抖動的主機端控制器(host controller)，也可以芯片組的南橋實現(xiàn)。
[0004]根據(jù)本發(fā)明一種實施方式實現(xiàn)的一種高速數(shù)據(jù)接口主機端控制器，包括邏輯物理層、電子物理層、以及跨時域數(shù)據(jù)傳輸模塊。該邏輯物理層提供第一低速數(shù)據(jù)，再由該電子物理層轉換為第一高速數(shù)據(jù)，并傳遞至第一外部裝置。該電子物理層操作用的時鐘信號還傳遞至該邏輯物理層，使該邏輯物理層據(jù)以提供所述第一低速數(shù)據(jù)。該跨時域數(shù)據(jù)傳輸模塊耦接于所述邏輯物理層與所述電子物理層之間，根據(jù)邏輯物理層端時鐘讀入該邏輯物理層為該第一外部裝置提供的所述第一低速數(shù)據(jù)，并根據(jù)電子物理層端時鐘輸出所述第一低速數(shù)據(jù)至該電子物理層。
[0005]本發(fā)明跨時域數(shù)據(jù)傳輸模塊有效解決操作時鐘在電子物理層端以及邏輯物理層端的異步問題。
[0006]下文特舉實施例，并配合所附圖示，詳細說明本
【發(fā)明內(nèi)容】
。
【附圖說明】
[0007]圖1為方塊圖，描述根據(jù)本發(fā)明一種實施方式實現(xiàn)的高速數(shù)據(jù)接口主機端控制器100；
[0008]圖2A、圖2B根據(jù)本發(fā)明一種實施方式圖解跨時域數(shù)據(jù)傳輸模塊TXCDC;
[0009]圖3以波形圖說明緩存R_A1操作，其中緩存R_A1編號O?7的緩存器分別命名為R_A1_0?R_A1_7;以及
[0010]圖4為方塊圖，描述根據(jù)本發(fā)明一種實施方式實現(xiàn)的主機端控制器400，是以單一電子物理層EPHY連接至少一個外接裝置。
【具體實施方式】
[0011]以下敘述列舉本發(fā)明的多種實施例。以下敘述介紹本發(fā)明的基本概念，且并非意圖限制本
【發(fā)明內(nèi)容】
。實際發(fā)明范圍應依照權利要求書而界定。
[0012]圖1為方塊圖，描述根據(jù)本發(fā)明一種實施方式實現(xiàn)的高速數(shù)據(jù)接口主機端控制器100。高速數(shù)據(jù)接口主機端控制器100包括邏輯物理層LPHY(編號同邏輯物理層(logicalphysical layer)縮寫LPHY)、多個電子物理層(electrical physical layer，縮寫EPHY)EPHYA以及EPHYB、多工器ECLKMUX、以及跨時域數(shù)據(jù)傳輸模塊TX⑶C。圖1中僅示出兩個電子物理層，但本發(fā)明并不以此為限。
[0013]電子物理層EPHYA以及EPHYB連接外部裝置；電子物理層EPHYA連接硬盤HDAl與HDA2，且電子物理層EPHYB連接硬盤HDBl與HDB2。電子物理層EPHYA與EPHYB分別根據(jù)時鐘信號]\031^0^_六與]\031^0^_8操作；時鐘信號]^1^0^_六可由電子物理層EPHYA內(nèi)部產(chǎn)生，且時鐘信號由電子物理層EPHYB內(nèi)部產(chǎn)生。值得注意的是，圖1中的電子物理層EPHYA以及EPHYB均僅連接兩個硬盤，但本發(fā)明在此并不限制每個電子物理層所連接的外部裝置的類型和數(shù)量。
[0014]多工器ECLKMUX接收電子物理層EPHYA與EPHYB所對應的時鐘信號]^1^(^1(_八與MPLLCLK_B，并輸出共同時鐘信號MPLLCLK_C0M。共同時鐘信號MPLLCLK_C0M將弓丨入該邏輯物理層LPHY以及該跨時域數(shù)據(jù)傳輸模塊TX⑶C。
[0015]針對硬盤HDA1、HDA2、HDB1與HDB2，邏輯物理層LPHY內(nèi)分別以電路模塊PHYA1、PHYA2、PHYB1與PHYB2基于該共同時鐘信號MPLLCLK_C0M提供低速數(shù)據(jù)DA1J:0M、DA2_C0M、DB1_C0M、DB2_C0M傳遞至該跨時域數(shù)據(jù)傳輸模塊TXCDC。
[0016]跨時域數(shù)據(jù)傳輸模塊TX⑶C耦接于邏輯物理層LPHY和電子物理層EPHYA及EPHYB之間，其為基于跨時域技術(clock domain crossing)操作?？鐣r域數(shù)據(jù)傳輸模塊TX⑶C根據(jù)該共同時鐘信號MPLLCLK_C0M讀入該邏輯物理層LPHY提供的上述低速數(shù)據(jù)DA1_C0M、DA2_C0M、DB1_C0M、DB2_C0M。在一實施例中，跨時域數(shù)據(jù)傳輸模塊TXCDC為所述外部裝置HDA1、HDA2、HDB1與HDB2各自提供一緩存(繪于圖2A、圖2B)以緩存對應不同外部裝置的低速數(shù)據(jù)。跨時域數(shù)據(jù)傳輸模塊TXCDC還根據(jù)對應的電子物理層EPHYA及EPHYB對應的時鐘信號(電子物理層EPHYA對應時鐘信號MPLLCLK_A、電子物理層EPHYB對應時鐘信號MPLLCLK_B)分別將上述緩存的低速數(shù)據(jù)取出。參考圖示，依據(jù)時鐘信號出的低速數(shù)據(jù)DA1_A由電子物理層EPHYA轉換為高速數(shù)據(jù)后發(fā)送至硬盤HDAl，依據(jù)時鐘信號MPLLCLK_A取出的低速數(shù)據(jù)DA2_A由電子物理層EPHYA轉換為高速數(shù)據(jù)后發(fā)送至硬盤HDA2，依據(jù)時鐘信號MPLLCLK_B取出的數(shù)據(jù)DB1_B由電子物理層EPHYB轉換為高速數(shù)據(jù)后發(fā)送至硬盤HDBl，依據(jù)時鐘信號MPLLCLK_B取出的數(shù)據(jù)DB2_B由電子物理層EPHYB轉換為高速數(shù)據(jù)后發(fā)送至硬盤HDB2。特別是，各緩存具有多層緩存深度，使得低速數(shù)據(jù)讀入緩存以及數(shù)據(jù)讀出緩存得以跨時域實現(xiàn)。
[0017]如圖1所示，單純根據(jù)共同時鐘信號MPLLCLK_C0M操作的邏輯物理層LPHY將降低設計門檻。傳統(tǒng)技術的邏輯物理層LPHY的對應不同的電子物理層(例如EPHYA與EPHYB)的不同電路模塊(例如PHYA1、PHYA2與PHYB1、PHYA2)根據(jù)不同電子物理層的時鐘信號(例如1031^0^_六與]\031^0^_8)操作，由于各電子物理層的時鐘信號(例如
B)為異步時鐘信號，將導致時鐘樹(Clock Tree)復雜，而本發(fā)明單純根據(jù)共同時鐘信號MPLLCLK_C0M操作的邏輯物理層LPHY將大大簡化時鐘樹。此外，設置于邏輯物理層LPHY與電子物理層EPHYA及EPHYB之間的跨時域數(shù)據(jù)傳輸模塊TXCDC將有效抑制走線延時問題。相較于傳統(tǒng)技術將邏輯物理層直接耦接電子物理層的長走線，跨時域數(shù)據(jù)傳輸模塊TXCDC將數(shù)據(jù)走線截半，及時修正走線延時。
[0018]在一種實施方式中，時鐘信號走線距離將用來判斷電子物理層EPHYA以及EPHYB哪個最靠近該邏輯物理層LPHY。圖1是電子物理層EPHYA為最近電子物理層。多工器ECLKMUX以最近電子物理層EPHYA的時鐘信號MPLLCLK_A作為該共同時鐘信號MPLLCLK_COM，使較少走線延時的時鐘信號MPLLCLK_A為邏輯物理層LPHY所用。值得注意的是，在一實施例中，這里的走線距離是指在專用集成電路(Appl icati on SpecificIntegrated Circuits ,ASIC)中時鐘信號]\031^(:1^_4和]\031^(:1^_8從電子物理層EPHYA以及EPHYB至多工器ECLKMUX的走線距離。在前述實施方式中，根據(jù)時鐘信號的走線距離選擇共同時鐘信號MPLLCLK_COM是基于時鐘信號]\031^0^_4和]\031^0^_8為頻率相同的異步時鐘的前提下，如果時鐘信號身頻率即不同，則會用其它方式選擇共同時鐘信號MPLLCLK_COM，詳見后述。
[0019]一種實施方式中，跨時域數(shù)據(jù)傳輸模塊TX⑶C至邏輯物理層LPHY的走線(傳送DA1_C0M、DA2_C0M、DB1_C0M、DB2_C0M)距離設計為短于最近電子物理層EPHYA至邏輯物理層LPHY的距離，甚至該跨時域數(shù)據(jù)傳輸模塊TX⑶C至最近電子物理層EPHYA的走線距離(傳送DA1_A、DA2_A、DB1_B、DB2_B)也設計為短于該最近電子物理層EPHYA至邏輯物理層LPHY的距離。如此設計要訣將使得跨時域數(shù)據(jù)傳輸模塊TXCDC對數(shù)據(jù)走線延時的修正更為準確。
[0020]一種實施方式中，邏輯物理層LPHY以并行方式提供低速數(shù)據(jù)DAl_raM、DA2J0M、DB1_C0M、DB2_C0M至跨時域數(shù)據(jù)傳輸模塊TXCDC，跨時域數(shù)據(jù)傳輸模塊TXCDC以并行方式發(fā)送低速數(shù)據(jù)DA 1_A、DA2_A、DB 1_B、082_8至電子物理層EPHYA以及EPHYB，且電子物理層EPHYA以及EPHYB包括將數(shù)據(jù)DAl_A、DA2_A、DBl_B、DB2_Bg并行低速數(shù)據(jù)轉換為串行高速數(shù)據(jù)(例如差分信號)后才傳輸至硬盤HDA1、HDA2、HDB1與HDB2。如此設計使得低速的邏輯物理層LPHY與高速的電子物理層EPHYA以及EPHYB結合，利于實現(xiàn)高速數(shù)據(jù)接口，如:串行高級技術附件(SATA)、快捷外設互聯(lián)標準(PCIE)、安全數(shù)字輸入/輸出卡(SD1)、通用串行總線(USB)等。
[0021]一種實施方式中，時鐘信號]\031^(^1(_4與]\031^(^1(_8以及共同時鐘信號MPLLCLK_COM的頻率相同，均為300MHz。邏輯物理層LPHY以及跨時域數(shù)據(jù)傳輸模塊TX⑶C為20位并行傳輸，則電子物理層EPHYA可實現(xiàn)6Gbps的高速串行傳輸。
[0022]圖1實施方式并不意圖限定電子物理層的數(shù)量、電子物理層連接的外接裝置數(shù)量、以及電子物理層與邏輯物理層的相對布局。甚至，多個電子物理層的時鐘信號允許是不同頻率。假設電子物理層EPHYA的時鐘信號MPLLCLK_A頻率為300MHz，電子物理層EPHYB的時鐘信號MPLLCLK_B頻率為150MHz。在這里