專利名稱：具有多種低功率模式的數(shù)據(jù)處理器的制作方法
技術(shù)領(lǐng)域：
本公開 內(nèi)容一般地涉及數(shù)據(jù)處理系統(tǒng)，并且更特別地，涉及具有多種低功率模式的數(shù)據(jù)處理器。
背景技術(shù)：
靜態(tài)泄漏功率已經(jīng)變成了超大規(guī)模片上系統(tǒng)(SoC)集成電路的功率消耗的重要部分。降低泄漏電流在延長(zhǎng)例如手持式設(shè)備的電池壽命方面正在成為越來越重要的因素。在手持式器件中的大部分電路在例如空閑或深度休眠模式中通常都是關(guān)閉的，大部分時(shí)間僅消耗泄漏功率。由于晶體管的泄漏電流隨著幾何形狀不斷精細(xì)的制造工藝而增大，因而使用傳統(tǒng)的功率降低技術(shù)變得越來越難以滿足芯片泄漏的目標(biāo)。當(dāng)前有幾種用于降低集成電路在低功率模式期間的泄漏電流的方法。一種方法包括設(shè)置“虛擬”接地端子，該虛擬接地端子能夠在正常操作模式期間處于接地電位，并且然后在低功率操作模式期間提高到地電位之上以降低泄漏電流。但是，在降低系統(tǒng)的高速緩沖存儲(chǔ)器的電源電壓時(shí)必須維持最小的數(shù)據(jù)保持電壓以避免所保存的數(shù)據(jù)的損壞。


本發(fā)明通過示例的方式來說明，并且不受附圖所限制，在附圖中類似的參考符號(hào)指示類似的元件。在附圖中的元件僅出于簡(jiǎn)單和清晰起見而示出，并且不一定按比例繪制。圖I以部分框圖的形式和部分示意圖的形式示出了根據(jù)一種實(shí)施例的數(shù)據(jù)處理器。圖2以示意圖的形式示出了圖I的數(shù)據(jù)處理器的電壓調(diào)節(jié)器。圖3示出了進(jìn)入圖I的數(shù)據(jù)處理器的低功率模式的方法的流程圖。圖4示出了圖I的數(shù)據(jù)處理器的低功率模式的表格。
具體實(shí)施例方式總體上，本發(fā)明提供了一種數(shù)據(jù)處理器，具有一個(gè)或多個(gè)功能邏輯塊以及一級(jí)或多級(jí)的高速緩沖存儲(chǔ)器。在一種實(shí)施例中，組合邏輯塊和高速緩沖存儲(chǔ)器與電源電壓端子耦接。電源端子可以選擇性地與地線耦接，以達(dá)地電位之上的第一預(yù)定電壓或者地電位之上的第二預(yù)定電壓。第一和第二預(yù)定電壓使用能夠根據(jù)操作模式以及是否必須保留所保存的數(shù)據(jù)來啟用和禁用的電壓調(diào)節(jié)器來提供。在一種實(shí)施例中，全局電壓調(diào)節(jié)器被耦接于第一虛擬接地端子和地線之間，并且被用來將第一預(yù)定電壓設(shè)置于地電位之上。第一本地電壓調(diào)節(jié)器被耦接于功能邏輯塊和第一虛擬接地端子之間。第二本地電壓調(diào)節(jié)器被耦接于高速緩沖存儲(chǔ)器和第一虛擬接地端子之間。在第一低功率模式期間，并且如果高速緩沖存儲(chǔ)器所存儲(chǔ)的數(shù)據(jù)要保留，則不是第二本地電壓調(diào)節(jié)器被啟用就是全局電壓調(diào)節(jié)器被啟用，以給高速緩沖存儲(chǔ)器提供在地電位之上的第一預(yù)定電壓。在第二低功率模式期間，并且如果所存儲(chǔ)的數(shù)據(jù)不用保留，則全局電壓調(diào)節(jié)器和第二本地電壓調(diào)節(jié)器被同時(shí)開啟，以給高速緩沖存儲(chǔ)器提供在地電位之上的第二預(yù)定電壓。在一個(gè)方面，本發(fā)明提供了一種處理器，包括第一虛擬接地端子；第二虛擬接地端子；與第一虛擬接地端子耦接以給第一虛擬接地端子提供電流的電路；耦接于第一虛擬接地端子和第二虛擬接地端子之間的第一調(diào)節(jié)晶體管；與第一調(diào)節(jié)晶體管并行耦接以通過將第二虛擬接地端子直接連接到第一虛擬接地端子來選擇性地禁用第一調(diào)節(jié)晶體管的第一禁用晶體管；耦接于第二虛擬接地端子和第一接地端子之間的第二調(diào)節(jié)晶體管；以及與第二調(diào)節(jié)晶體管并行耦接以通過將第二虛擬接地端子直接連接到接地端子來選擇性地禁用第二調(diào)節(jié)晶體管的第二禁用晶體管。該處理器還可以包括耦接于電源電壓端子和第二虛擬接地端子之間并且具有與第一虛擬接地端子耦接的輸入以及具有與第一調(diào)節(jié)晶體管的控制電極耦接的輸出的第一偏置電路；以及耦接于電源電壓端子和接地端子之間并且具有與第二虛擬接地端子耦接的輸入以及具有與第二調(diào)節(jié)晶體管的控制電極耦接的輸出的第二偏置電路。由電路提供給第一節(jié)點(diǎn)的電流可以是在較低功率模式期間發(fā)生的泄漏電流。該電路可以與電源電壓端子耦接，其中在第一虛擬接地端子處的電壓小于在電源電壓端子處的電壓，并且大于地電位。在第一虛擬接地端子處的電壓可以小于在電源電壓端子處的電壓，并且大于在第二虛擬接地端子處的電壓。該電路可以包括存儲(chǔ)器，并且其中第一 調(diào)節(jié)晶體管和第二調(diào)節(jié)晶體管中只有一個(gè)在較低功率模式期間被啟用，從而防止在存儲(chǔ)器中的狀態(tài)丟失。該電路可以包括用于執(zhí)行處理器操作的功能塊，并且其中第一調(diào)節(jié)晶體管和第二調(diào)節(jié)晶體管中的一個(gè)或多個(gè)在低功率模式期間被啟用。在退出低功率模式時(shí)，第二調(diào)節(jié)晶體管可以在禁用第一調(diào)節(jié)晶體管之前被禁用。在另一種實(shí)施例中，本發(fā)明提供了一種處理器，包括第一虛擬端子；第二虛擬端子；第一電源端子；第二電源端子；耦接于第二電源端子和第一虛擬端子之間的電路；耦接于第一虛擬端子和第二虛擬端子之間的第一電壓調(diào)節(jié)器；耦接于第二虛擬端子和第一電源端子之間的第二電壓調(diào)節(jié)器，其中當(dāng)?shù)谝浑妷赫{(diào)節(jié)器被啟用時(shí)，在第二電源端子和第一虛擬端子之間的電壓小于在第二電源端子和第二虛擬端子之間的電壓，以及當(dāng)?shù)诙妷赫{(diào)節(jié)器被啟用時(shí)，在第二電源端子和第二虛擬端子之間的電壓小于在第二電源端子和第一電源端子之間的電壓。當(dāng)?shù)谝浑妷赫{(diào)節(jié)器被禁用時(shí)，在第二電源端子和第一虛擬端子之間的電壓可以基本上與在第二電源端子和第二虛擬端子之間的電壓相同，以及當(dāng)?shù)诙妷赫{(diào)節(jié)器被禁用時(shí)，在第二電源端子和第二虛擬端子之間的電壓可以基本上與在第二電源端子和第一電源端子之間的電壓相同。第一電源電壓端子可以是接地基準(zhǔn)端子。該電路可以包括存儲(chǔ)器，并且其中，在低功率模式期間，第一電壓調(diào)節(jié)器和第二電壓調(diào)節(jié)器中只有一個(gè)可以被啟用以防止存儲(chǔ)器的狀態(tài)丟失。該電路可以包括用于執(zhí)行處理器操作的功能塊，并且其中，在低功率模式期間，第一電壓調(diào)節(jié)器和第二電壓調(diào)節(jié)器中的一個(gè)或多個(gè)被啟用。其中在深度低功率模式期間，第一電壓調(diào)節(jié)器和第二電壓調(diào)節(jié)器兩者都可以被啟用。在退出深度低功率模式時(shí)，第二電壓調(diào)節(jié)器可以在禁用第一電壓調(diào)節(jié)器之前被禁用。在又一個(gè)方面，本發(fā)明提供了一種處理器，包括第一虛擬電源端子；第二虛擬電源端子；第三虛擬電源端子；第一電源端子；第二電源端子；耦接于第二電源端子和第一虛擬電源端子之間用于執(zhí)行處理器操作的功能電路；耦接于第一虛擬電源端子和第二虛擬電源端子之間的第一電壓調(diào)節(jié)器；耦接于第二電源端子和第三虛擬電源端子之間的存儲(chǔ)器；耦接于第三虛擬電源端子和第二虛擬電源端子之間的第二電壓調(diào)節(jié)器；以及耦接于第二虛擬電源端子和第一電源端子之間的第三電壓調(diào)節(jié)器，其中當(dāng)?shù)谝浑妷赫{(diào)節(jié)器被啟用時(shí)，在第二電源端子和第一虛擬電源端子之間的電壓小于在第二電源端子和第二虛擬電源端子之間的電壓，當(dāng)?shù)诙妷赫{(diào)節(jié)器被啟用時(shí)，在第二電源端子和第三虛擬電源端子之間的電壓小于在第二電源端子和第二虛擬電源端子之間的電壓，以及當(dāng)?shù)谌妷赫{(diào)節(jié)器被啟用時(shí)，在第二電源端子和第二虛擬電源端子之間的電壓小于在第二電源端子和第一電源端子之間的電壓。當(dāng)?shù)谝浑妷赫{(diào)節(jié)器被禁用時(shí)，第一虛擬電源端子可以直接連接至第二虛擬電源端子，當(dāng)?shù)诙妷赫{(diào)節(jié)器被禁用時(shí)，第三虛擬電源端子可以直接連接至第二虛擬電源端子，以及當(dāng)?shù)谌妷赫{(diào)節(jié)器被禁用時(shí)，第二虛擬電源端子可以直接連接至第二電源端子。在低功率模式期間，第二電壓調(diào)節(jié)器和第三電壓調(diào)節(jié)器中只有一個(gè)可以被啟用，以防止存儲(chǔ)器的狀態(tài)丟失。在深度低功率模式期間，第一電壓調(diào)節(jié)器和第二電壓調(diào)節(jié)器兩者都可以被啟用。在退出深度低功率模式時(shí)，第三電壓調(diào)節(jié)器可以在禁用第二電壓調(diào)節(jié)器之前被禁用。當(dāng)提及使信號(hào)、狀態(tài)位或類似的裝置分別進(jìn)入其邏輯真或邏輯假狀態(tài)時(shí)，在本文中使用術(shù)語“斷言(assert)”或“置位(set)”和“置否(negate)”(或者“取消斷言(deassert)”或“清除(clear)”)。如果邏輯真狀態(tài)是邏輯電平1，則邏輯假狀態(tài)為邏輯電平O。以及如果邏輯真狀態(tài)為邏輯電平0，則邏輯假狀態(tài)為邏輯電平I。 圖I以部分框圖的形式和部分示意圖的形式示出了根據(jù)一種實(shí)施例的數(shù)據(jù)處理器10的簡(jiǎn)化圖。數(shù)據(jù)處理器10能夠是任何類型的處理器，例如，微控制器、微處理器內(nèi)核或數(shù)字信號(hào)處理器(DSP)。數(shù)據(jù)處理器10包括多個(gè)電路塊，例如，功能塊12、一級(jí)(LI)高速緩沖存儲(chǔ)器14、寄存器16、二級(jí)(L2)和/或三級(jí)(L3)高速緩沖存儲(chǔ)器18及電源管理單元
19。為了簡(jiǎn)化數(shù)據(jù)處理器10的框圖，省去了電路塊之間的互連。同樣地，數(shù)據(jù)處理器10的其它實(shí)施例也可以具有更多的、更少的或不同的塊。同樣地，在其它實(shí)施例中可以存在多個(gè)處理器10。處理器10包括全局電壓調(diào)節(jié)器22和本地電壓調(diào)節(jié)器20和24。全局電壓調(diào)節(jié)器22包括晶體管32和34以及偏置電路36。本地電壓調(diào)節(jié)器20包括晶體管26和28以及偏置電路30。本地電壓調(diào)節(jié)器24包括晶體管38和40以及偏置電路42。偏置電路的實(shí)施例在后面關(guān)于圖2的討論中描述。在全局電壓調(diào)節(jié)器22中，晶體管32具有與標(biāo)記為“VVSS”的虛擬接地導(dǎo)體耦接的第一電流電極、為接收控制信號(hào)“DISABLE 2 (禁用2)”而耦接的控制電極，以及與標(biāo)記為“VSS”的接地導(dǎo)體耦接的第二電流電極。晶體管34具有與VVSS耦接的第一電流電極、控制電極以及與VSS耦接的第二電流電極。偏置電路36具有與標(biāo)記為“VDD”的電源電壓端子耦接的電源端子、與VSS耦接的電源端子、用于接收在晶體管34的第一電流電極處的反饋信號(hào)的輸入端子，以及與晶體管34的控制電極耦接的輸出。在所示出的實(shí)施例中，晶體管26、28、32、34、38和40是N溝道晶體管。在其它實(shí)施例中，晶體管26、28、32、34、38和40是另外類型的晶體管。在電壓調(diào)節(jié)器20中，晶體管26具有與功能塊12耦接于標(biāo)記為“VVVSS I”的虛擬電源端子處的第一電流電極、控制端子以及與VVSS耦接的第二電流電極。晶體管28具有與功能塊12耦接于虛擬電源端子VVVSS I處的第一電流電極、為了接收來自電源管理單元19的標(biāo)記為“DISABLE I (禁用I)”的控制信號(hào)而耦接的控制電極，以及與VVSS耦接的第二電流電極。偏置電路30具有與VDD耦接的電源端子、與VVSS耦接的電源端子、為了接收來自VVVSS I的反饋信號(hào)而耦接的輸入，以及與晶體管26的控制電極耦接的輸出。注意，詞“虛擬”在此被用來指示給虛擬電源電壓端子提供的電源電壓不是固定的，而是根據(jù)操作模式改變的。在電源調(diào)節(jié)器24中，晶體管38具有與高速緩沖存儲(chǔ)器18耦接于電源端子VVVSS2處的第一電流電極、用于接收來自電源管理單元19的控制信號(hào)DSABLE 3的控制電極，以及與VVSS耦接的第二電流電極。晶體管40具有與高速緩沖存儲(chǔ)器18耦接的第一電流電極、控制電極以及與VVSS連接的第二電流電極。偏置電路42具有與VDD連接的電源端子、與VVSS連接的電源端子、為了接收來自VVVSS 2反饋信號(hào)而連接的輸入，以及與晶體管40的控制電極連接的輸出。處理器10的每個(gè)電路塊與電源電壓端子VDD耦接。電源管理單元19還與電源電壓端子VSS連接。LI高速緩存14和寄存器16還與虛擬電源電壓端子VVSS連接。功能塊12與電源端子VVVSS I連接，以及高速緩存18與電源端子VVVSS 2連接。根據(jù)哪些電路正在操作來將功率分配給處理器10的各個(gè)電路。同樣地，還根據(jù)在數(shù)據(jù)處理器10處于低功率狀態(tài)時(shí)是否有必要保留所存儲(chǔ)的數(shù)據(jù)來分配功率。在一種實(shí)施例中，VSS與地電位連接；VVSS與地電位或者在地電位之上的第一預(yù)定電壓連接。電源端子VVVSS I與地電位、在地 電位之上的第一預(yù)定電壓或者在地電位之上的第二預(yù)定電壓連接。電源端子VVVSS 2與地電位、在地電位之上的第一預(yù)定電壓或者在地電位之上的第三預(yù)定電壓連接，其中第三預(yù)定電壓可以與第二預(yù)定電壓相同或者不同。一般地，控制信號(hào) DISABLE I (禁用 I)、DISABLE 2 (禁用 2)和 DISABLE 3 (禁用3)被用來升高在電路塊的接地端子處的電壓，以便通過降低靜態(tài)泄漏電流來降低功率消耗。一般地，電壓調(diào)節(jié)器被分級(jí)或者按照分級(jí)的順序。處理器10的全部塊都能夠接收相同的地電位(VSS)，或者在地電位之上的某一電壓電平，例如，在電源端子VVSS或VVVSS I和VVVSS 2處的電壓，取決于哪些電源調(diào)節(jié)器被開啟了。易失性存儲(chǔ)器電路(例如，SRAM (靜態(tài)隨機(jī)存取存儲(chǔ)器))對(duì)于可靠的數(shù)據(jù)保留具有一定的電壓要求。在一種實(shí)施例中，高速緩存18被實(shí)現(xiàn)為SRAM，并因此具有最小的數(shù)據(jù)保留電壓。因此，對(duì)于高速緩存18，必須注意確保在VVVSS 2處的電壓沒有上升至最小數(shù)據(jù)保留電壓之上。在正常模式期間，全部電路塊都接收完全的電源電壓。電源電壓端子接收VDD并且全部電路塊的接地端子與地電位(VSS)耦接。在所示出的實(shí)施例中，當(dāng)電源管理單元19將控制信號(hào)DISABLE I (禁用I)、DISABLE 2 (禁用2)和DISABLE 3 (禁用3)斷言為邏輯高電壓時(shí)，進(jìn)入正常操作模式。晶體管26、32和38每個(gè)都是導(dǎo)通的，有效地禁用了電壓調(diào)節(jié)器20、22和24，使得電源端子VSS、VVSS、VVVSSl和VVVSS 2全都處于地電位。在一種低功率模式中，控制信號(hào)DISABLE 2 (禁用2)被置否，并且DISABLE I (禁用I)和DISABLE 2 (禁用2)被斷言。在DISABLE 2 (禁用2)被置否的情況下，全局電壓調(diào)節(jié)器22被啟用并且被用來使VVSS升高至在地電位之上的第一預(yù)定電壓。本地電壓調(diào)節(jié)器20和24兩者都被關(guān)閉，促使VVVSS I和VVVSS 2兩者都處于與VVSS相同的電位。當(dāng)全局電壓調(diào)節(jié)器22被啟用時(shí)，控制信號(hào)DISABLE 2 (禁用2)被置否為邏輯低電平，使得晶體管32為基本上非導(dǎo)通的。晶體管34由偏置電路36來偏置，從而使VVSS的電壓電平增加預(yù)定的電壓電平。要退出這種低功率模式并返回正常模式，控制信號(hào)DISABLE 2 (禁用2)被斷言為邏輯高電壓。全局電壓調(diào)節(jié)器22在控制信號(hào)DISABLE 2 (禁用2)被斷言為邏輯高電壓時(shí)被禁用，使得晶體管32將VSS連接到虛擬VSS (VVSS)0具有它們與VVSS耦接的接地端子的全部電路都將與地電位耦接。
在另一種低功率模式中，全局電壓調(diào)節(jié)器22關(guān)閉，并且邏輯電壓調(diào)節(jié)器20和24中的任何一個(gè)或兩個(gè)開啟。如果高速緩存18具有最小數(shù)據(jù)保留電壓，并且全局電壓調(diào)節(jié)器22將被開啟，則本地電壓調(diào)節(jié)器24必須在全局電壓調(diào)節(jié)器22開啟之前首先關(guān)閉，以防止超過最小數(shù)據(jù)保留電壓。如果功能塊12沒有數(shù)據(jù)保留問題，則電壓調(diào)節(jié)器22和20能夠同時(shí)開啟。在深度低功率模式中，電壓調(diào)節(jié)器20、22和24全都同時(shí)開啟，以使靜態(tài)泄漏電流最大額度地降低。但是，當(dāng)處理器10處于深度低功率模式中時(shí)，有可能將不會(huì)維持高速緩存18的最小數(shù)據(jù)保留電壓。注意，在圖4中概括了數(shù)據(jù)處理器10的操作模式。圖2以示意圖的形式示出了根據(jù)一種實(shí)施例的在圖I中的數(shù)據(jù)處理器10的電壓調(diào)節(jié)器20。電壓調(diào)節(jié)器20包括禁用晶體管28、調(diào)節(jié)晶體管26和偏置電路30。偏置電路30包括感測(cè)晶體管218、負(fù)載晶體管220以及晶體管222和224。晶體管222和224被耦接在一起以形成反相級(jí)221。晶體管26、28、218和224是N型MOS (金屬氧化物半導(dǎo)體)晶體 管，而晶體管220和222是實(shí)現(xiàn)于集成電路之上的P型MOS晶體管。在一種實(shí)施例中，電壓調(diào)節(jié)器20被使用CMOS (互補(bǔ)金屬氧化物半導(dǎo)體)晶體管實(shí)現(xiàn)于絕緣體上硅(SOI)基板上。在其它實(shí)施例中，電壓調(diào)節(jié)器20能夠使用不同的晶體管類型實(shí)現(xiàn)于另外類型的基板上。在所示出的實(shí)施例中，電壓調(diào)節(jié)器22和24是與電壓調(diào)節(jié)器20相同的。在另一種實(shí)施例中，電壓調(diào)節(jié)器20、22和24可以使用不同類型的電壓調(diào)節(jié)器電路，并且可以是彼此不同的。在低功率模式期間獲益于泄漏降低的任何類型的電路都能夠與內(nèi)部節(jié)點(diǎn)N3(VVVSS I)耦接。例如，該電路能夠是一個(gè)或多個(gè)邏輯電路或者多個(gè)存儲(chǔ)單元，或者邏輯和存儲(chǔ)器的組合。在一種實(shí)施例中，該電路是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元(例如，高速緩存18)的陣列。如圖I所示，功能塊12能夠是任何類型的電路。在一種實(shí)施例中，功能塊12是組合邏輯。當(dāng)功能塊12處于低功率模式時(shí)，將會(huì)出現(xiàn)標(biāo)記為“I”的泄漏電流。在一種實(shí)施例中，VDD是等于大約O. 9伏的正電源電壓，并且VVSS能夠是地電位或者在地電位之上的預(yù)定電壓，取決于電壓調(diào)節(jié)器20和22開啟還是關(guān)閉。注意，特定的電壓電平對(duì)于描述該實(shí)施例而言并不重要。在另一種實(shí)施例中，VDD可以是地電位，而VVSS是負(fù)的。同樣地，在其它實(shí)施例中，電源電壓可以是任意電壓。在低功率模式期間，在VVSS端子處的電壓被提高到地電位之上，以降低功能塊12的泄漏電流。禁用晶體管26具有與節(jié)點(diǎn)N3 (VVVSS I)連接的第一電流電極、為了接收禁用信號(hào)DISABLE I (禁用I)而連接的控制電極，以及與電源電壓端子VVSS連接的第二電流電極。感測(cè)晶體管218具有與節(jié)點(diǎn)NI連接的第一電流電極、都與節(jié)點(diǎn)N3連接的控制電極和主體端子，以及與VVSS連接的第二電流電極。在其它實(shí)施例中，晶體管218的主體端子可以與另一個(gè)節(jié)點(diǎn)(例如，VVSS )連接。負(fù)載晶體管220具有與電源電壓端子VDD連接的第一電流電極、都與晶體管218的第一電流電極連接于節(jié)點(diǎn)NI處的控制電極和第二電流電極。P溝道晶體管222具有與VDD連接的第一電流電極、與晶體管220的控制電極連接的控制電極以及第二電流電極。晶體管224具有與晶體管222的第二電流電極連接的第一電流電極、與晶體管222的第二電流電極連接的控制電極，以及與VVSS連接的第二電流電極。調(diào)節(jié)晶體管26具有與晶體管28的第一電流電極連接的第一電流電極、與晶體管224的控制電極連接于節(jié)點(diǎn)N2處的控制電極，以及與VVSS連接的第二電流電極。N溝道晶體管26、28和224的主體端子(未示出)與VVSS連接，而P溝道晶體管220和222的主體端子(未示出)與VDD連接。在操作的正常模式期間，電路12 (圖I)是活動(dòng)的并且在VDD處接收正常的操作電源電壓。禁用信號(hào)DISABLE I (禁用I)被斷言為邏輯高電平，以使晶體管26變?yōu)閷?dǎo)通，從而將節(jié)點(diǎn)N3連接至VVSS使得節(jié)點(diǎn)N3基本上處于VSS。晶體管218是基本上非導(dǎo)通的，因?yàn)楣?jié)點(diǎn)N3基本上處于VSS電位。節(jié)點(diǎn)NI處于VDD電位，使得晶體管220和222為基本上非導(dǎo)通的。節(jié)點(diǎn)N2處于VSS電位使得晶體管224和226是基本上非導(dǎo)通的。因?yàn)槠秒娐?0的晶體管218、220、222和224是非導(dǎo)通的，所以它們的電流被降低到泄漏級(jí)別。在低功率模式期間，禁用信號(hào)DISABLE I (禁用I)被置否為邏輯低電壓，促使晶體管28成為基本上非導(dǎo)通的。在圖2中標(biāo)記為“I”的泄漏電流將促使節(jié)點(diǎn)N3處的電壓升 高。晶體管220、222和224提供了從節(jié)點(diǎn)NI到節(jié)點(diǎn)N2的反饋通路。一般地，感測(cè)晶體管218的柵極被耦接以感測(cè)節(jié)點(diǎn)N3處的電壓。當(dāng)晶體管218響應(yīng)于不斷增大的電壓時(shí)，反饋通路控制著在調(diào)節(jié)晶體管26的控制電極處的電壓，以使在節(jié)點(diǎn)N3處的電壓維持于預(yù)定的電壓電平。晶體管218的主體端子與節(jié)點(diǎn)N3連接，使得在節(jié)點(diǎn)N3處不斷增大的電壓降低了晶體管218的閾值電壓(VT)。以這種方式來降低VT在沒有增大晶體管218的尺寸的情況下提高了晶體管218的電導(dǎo)率。在調(diào)電源電壓為O. 9伏的一種實(shí)施例中，預(yù)定電壓電平為在VSS之上大約300毫伏(mV)，其中VSS在所示出的實(shí)施例中處于地電位。在另一種實(shí)施例中，預(yù)定電壓電平是不同的。更特別地，在低功率模式期間，在節(jié)點(diǎn)N3處不斷增大的電壓將促使晶體管218開始變?yōu)閷?dǎo)通的，從而降低在節(jié)點(diǎn)NI處的電壓。在節(jié)點(diǎn)NI處不斷降低的電壓將使晶體管220和222偏置，以開始變?yōu)閷?dǎo)通的。當(dāng)晶體管222變?yōu)閷?dǎo)通時(shí)，在節(jié)點(diǎn)N2處的電壓將增大。在節(jié)點(diǎn)N2處不斷增大的電壓將促使晶體管26成為導(dǎo)通的，并且降低節(jié)點(diǎn)N3處的電壓。從而，調(diào)節(jié)晶體管26將使節(jié)點(diǎn)N3處的電壓維持于VSS之上的預(yù)定電壓電平。因?yàn)殡娫措妷阂呀?jīng)很低(例如，0.9伏)，并且由于工藝的變化以及晶體管和電源電壓的電特性，當(dāng)從正常模式轉(zhuǎn)變?yōu)榈凸β誓Ｊ綍r(shí)，電路12的數(shù)據(jù)狀態(tài)可以變?yōu)槿菀讚p壞或不穩(wěn)定的。在電路12為SRAM陣列的情況下，使節(jié)點(diǎn)N3處的電壓增加過多能夠減小存儲(chǔ)單元非有意地改變邏輯狀態(tài)的點(diǎn)的裕量。因此，重要的是在節(jié)點(diǎn)N3處的電壓平緩地轉(zhuǎn)變并且不超過在地電位之上的預(yù)定電壓。在電壓調(diào)節(jié)器20中，晶體管222和224形成很低的增益反相級(jí)，使得在節(jié)點(diǎn)N3處的電壓轉(zhuǎn)變受到過度抑制。這起著在存儲(chǔ)單元內(nèi)保持足夠裕量的作用，否則如果在節(jié)點(diǎn)N3處的電壓具有任意超調(diào)量，則會(huì)損害該存儲(chǔ)單元。增加裕量以容納節(jié)點(diǎn)N3處的任何超調(diào)量會(huì)降低在地電位之上的預(yù)定電壓，使得虛擬的VSS能夠上升。這會(huì)增加泄漏電流的大小。因此，所希望的是具有這樣的電路消耗小的電流來調(diào)節(jié)N3處的電壓，同時(shí)具有過度抑制的響應(yīng)(無超調(diào)量)，同時(shí)還具有足夠的增益來使在節(jié)點(diǎn)N3處的電壓維持于VSS之上的預(yù)定電壓電平。圖3示出了進(jìn)入圖I的數(shù)據(jù)處理器10的低功率模式的方法50的流程圖。方法50從步驟52開始。在步驟54，通過啟用電壓調(diào)節(jié)器22和20并且禁用電壓調(diào)節(jié)器24來進(jìn)入低功率模式。在其它方法中，可以根據(jù)哪些電壓調(diào)節(jié)器被啟用來進(jìn)入不同的低功率模式。在決定步驟56，確定是否將要激活處理器10來例如執(zhí)行指令。如果回答為否(NO)，則選用否路徑，并且重復(fù)步驟56。如果確定應(yīng)當(dāng)激活處理器10，則選用是路徑，轉(zhuǎn)到步驟60。在步驟60，通過斷言控制信號(hào)DISABLE I (禁用I)和DISBLE 2 (禁用2)來禁用調(diào)節(jié)器22和20。當(dāng)調(diào)節(jié)器22被禁用時(shí)，VVSS通過晶體管32與地電位耦接。類似地，當(dāng)調(diào)節(jié)器20被禁用時(shí)，VVVSS I通過晶體管28與VVSS耦接，并且VVVSS I同樣處于地電位。功能塊12和高速緩存18以正常的電源電壓來操作。在步驟62，本地調(diào)節(jié)器24被啟用以將高速緩存18置于低功率模式。調(diào)節(jié)器22在啟用調(diào)節(jié)器24之前被禁用，以防止VVVSS 2升高為過大地超過地電位，從而防止最小數(shù)據(jù)保持電壓被超過。在步驟64，功能塊12處理數(shù)據(jù)。在一種實(shí)施例中，功能塊12可以是執(zhí)行單元并且通過執(zhí)行指令來處理數(shù)據(jù)。在另一種實(shí)施例中，功能塊12可以包括組合邏輯。在決定步驟66，確定處理器12是否已完成處理數(shù)據(jù)了。如果是，則選用是路徑，轉(zhuǎn)到步驟68。在步驟68，電壓調(diào)節(jié)器24首先被禁用，從而保護(hù)高速緩存18的數(shù)據(jù)。在步驟70，全局調(diào)節(jié)器22和本地調(diào)節(jié)器20被啟用。如上所述，啟用調(diào)節(jié)器22促使在VVSS和VVVSS I處的電壓升高到地電位之上，達(dá)第一預(yù)定電壓電平。啟用本地調(diào)節(jié)器20促使VVVSS I升高附加的量，達(dá)第二預(yù)定電壓電平。在電源電壓VDD為I. O伏的一種實(shí)施例中，預(yù)定電壓為超過地電位O. 2伏。當(dāng)VVVSS I已升高時(shí)，處理器10返回低功率模式。在步驟58和56之間的環(huán)路被重復(fù)，直到處理器被重新激活來處理數(shù)據(jù)。如果在步驟66，選用否路徑，轉(zhuǎn)到步驟72，則表明處理器操作尚未完成，并且確定是否應(yīng)當(dāng)訪問高速緩存18。如果答案為否，則選用否路徑，回到步驟64。如果答案為是，則選用是路徑，轉(zhuǎn) 到步驟74。在能夠可靠地訪問高速緩存18之前(例如，在讀操作期間)，必須將在高速緩存18處的電源電壓提高到正常電壓。在步驟74，通過斷言控制信號(hào)DISABLE 3 (禁用3)來禁用本地調(diào)節(jié)器24。在步驟76之后，高速緩存訪問被完成。在步驟78，通過啟用電壓調(diào)節(jié)器24來重新進(jìn)入低功率模式。圖4示出了圖I的數(shù)據(jù)處理器10的低功率操作模式的表格。在圖4中，示出了各種操作模式的調(diào)節(jié)器20、22和24的開啟(on)和關(guān)閉(off)狀態(tài)。如同能夠在圖4中看出的，在正常模式期間，所有三個(gè)調(diào)節(jié)器都是關(guān)閉的，并且給每個(gè)電路塊供應(yīng)在VDD和VSS之間的完全干線電源電壓。在各種低功率模式中，調(diào)節(jié)器20、22和24在各種組合中能夠是開啟和關(guān)閉的。例如，在用于高速緩沖存儲(chǔ)器18的數(shù)據(jù)保留的低功率模式中，調(diào)節(jié)器22開啟，而調(diào)節(jié)器24關(guān)閉。如果調(diào)節(jié)器22和24兩者都同時(shí)開啟，則給高速緩存18提供的電源電壓有可能過低而無法可靠地保留所保存的數(shù)據(jù)。在另一種存儲(chǔ)器保留的低功率模式中，調(diào)節(jié)器22能夠是關(guān)閉的，而調(diào)節(jié)器24是開啟的。如果保留高速緩存18所保存的數(shù)據(jù)是不重要的，則能夠通過同時(shí)開啟調(diào)節(jié)器22和24兩者而進(jìn)入更深的非保留的低功率模式。能夠通過同時(shí)開啟全部三個(gè)電壓調(diào)節(jié)器而獲得最大的靜態(tài)泄漏電流降低。因?yàn)樵跇O大的程度上，用于實(shí)現(xiàn)本發(fā)明的裝置包括本領(lǐng)域技術(shù)人員已知的電子構(gòu)件和電路，所以除了如同以上被認(rèn)為是必要的之外，將不會(huì)解釋更多的電路細(xì)節(jié)，以便于對(duì)本發(fā)明的基礎(chǔ)概念的理解和掌握以及避免使本發(fā)明的教導(dǎo)變得混淆或者分散讀者對(duì)本發(fā)明的教導(dǎo)的注意力。雖然本發(fā)明已經(jīng)關(guān)于具體的導(dǎo)電類型或電位極性進(jìn)行了描述，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，導(dǎo)電類型和電位極性是可以反轉(zhuǎn)的。如果適用，上述實(shí)施例中的一些可以使用各種不同的信息處理系統(tǒng)來實(shí)現(xiàn)。例如，雖然圖I及其有關(guān)討論描述了一種示例性的數(shù)據(jù)處理器，但是該示例性的處理器僅僅為了在討論本發(fā)明的各種方面中提供有用的參考而給出。當(dāng)然，關(guān)于處理器的描述已經(jīng)出于討論起見被簡(jiǎn)化了，并且它只是根據(jù)本發(fā)明可以使用的許多不同類型的適用處理器中的一種。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，在邏輯塊之間的分界僅僅是說明性的，并且可替換的實(shí)施例可以合并邏輯塊或電路元件或者將可替換的功能分解強(qiáng)加于各種邏輯塊或電路元件之上。而且，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，在上述操作的功能之間的分界僅僅是說明性的。多個(gè)操作的功能可以結(jié)合成單個(gè)操作，和/或單個(gè)操作的功能可以被分配于附加的操作中。而且，可替換的實(shí)施例可以包括特定操作的多個(gè)實(shí)例，并且在其它各種實(shí)施例中可以改變操作的順序。雖然本發(fā)明在此參照具體的實(shí)施例來描述，但是在不脫離在權(quán)利要求書所闡明的本發(fā)明的范圍的情況下，能夠進(jìn)行各種修改和改動(dòng)。因此，本說明書和圖形應(yīng)當(dāng)被看作是說明性的，而不是限制性，并且所有此類修改應(yīng)當(dāng)包含于本發(fā)明的范圍之內(nèi)。任何好處、優(yōu)點(diǎn)或者在此參照具體實(shí)施例所描述的問題的解決方案都不應(yīng)被看作是任意或所有保護(hù)范圍的關(guān)鍵的、必要的或本質(zhì)的特征或元素。在此所使用的術(shù)語“耦接的”不應(yīng)僅限于直接耦接或機(jī)械耦接。
而且，在此所使用的術(shù)語“一(a)”或“一個(gè)(an)”被限定為一個(gè)或多個(gè)。此外，SP使在相同的權(quán)利要求包括引入性短語“一個(gè)或多個(gè)”或“至少一個(gè)”和不定冠詞(例如，“一(a)”或“一個(gè)(an)”)時(shí)，引入性短語(例如，“至少一個(gè)”和“一個(gè)或多個(gè)”)的使用也不應(yīng)被理解為暗示著通過不定冠詞“一(a)”或“一個(gè)(an)”所實(shí)現(xiàn)的另一個(gè)權(quán)利要求元件的引入將含有該引入的權(quán)利要求元件的任意特定的權(quán)利要求限制于僅含有一個(gè)該元件的發(fā)明。對(duì)于定冠詞的使用同樣如此。除非另有說明，諸如“第一”和“第二”之類的術(shù)語被用來任意地區(qū)分此類術(shù)語所描述的元件。因而，這些術(shù)語并不一定是要指示此類元件的時(shí)間先后或其它次序。
權(quán)利要求
1.一種處理器，包括 第一虛擬接地端子； 第二虛擬接地端子； 與所述第一虛擬接地端子耦接的電路，用于給所述第一虛擬接地端子提供電流； 耦接于所述第一虛擬接地端子和所述第二虛擬接地端子之間的第一調(diào)節(jié)晶體管； 與所述第一調(diào)節(jié)晶體管并行耦接的第一禁用晶體管，用于通過將所述第二虛擬接地端子直接連接到所述第一虛擬接地端子來選擇性地禁用所述第一調(diào)節(jié)晶體管； 耦接于所述第二虛擬接地端子和第一接地端子之間的第二調(diào)節(jié)晶體管；以及與所述第二調(diào)節(jié)晶體管并行耦接的第二禁用晶體管，用于通過將所述第二虛擬接地端子直接連接到所述接地端子來選擇性地禁用所述第二調(diào)節(jié)晶體管。
2.根據(jù)權(quán)利要求I所述的處理器，還包括 第一偏置電路，被耦接于電源電壓端子和所述第二虛擬接地端子之間，并且具有與所述第一虛擬接地端子耦接的輸入以及具有與所述第一調(diào)節(jié)晶體管的控制電極耦接的輸出；以及 第二偏置電路，被耦接于所述電源電壓端子和所述接地端子之間，并且具有與所述第二虛擬接地端子耦接的輸入以及具有與所述第二調(diào)節(jié)晶體管的控制電極耦接的輸出。
3.根據(jù)權(quán)利要求I所述的處理器，其中由所述電路給第一節(jié)點(diǎn)提供的電流是在較低功率模式期間發(fā)生的泄漏電流。
4.根據(jù)權(quán)利要求I所述的處理器，其中所述電路與電源電壓端子耦接，其中在所述第一虛擬接地端子處的電壓小于在所述電源電壓端子處的電壓，并且大于地電位。
5.根據(jù)權(quán)利要求4所述的處理器，其中在所述第一虛擬接地端子處的電壓小于在所述電源電壓端子處的電壓，并且大于在所述第二虛擬接地端子處的電壓。
6.根據(jù)權(quán)利要求I所述的處理器，其中所述電路包括存儲(chǔ)器，并且其中所述第一調(diào)節(jié)晶體管和所述第二調(diào)節(jié)晶體管中只有一個(gè)在較低功率模式期間被啟用，從而防止在所述存儲(chǔ)器內(nèi)的狀態(tài)丟失。
7.根據(jù)權(quán)利要求I所述的處理器，其中所述電路包括用于執(zhí)行處理器操作的功能塊，并且其中所述第一調(diào)節(jié)晶體管和所述第二調(diào)節(jié)晶體管中的一個(gè)或多個(gè)在低功率模式期間被啟用。
8.根據(jù)權(quán)利要求7所述的處理器，其中在退出所述低功率模式時(shí)，所述第二調(diào)節(jié)晶體管在禁用所述第一調(diào)節(jié)晶體管之前被禁用。
9.一種處理器，包括 第一虛擬端子； 第二虛擬端子； 第一電源端子； 第二電源端子； 耦接于所述第二電源端子和所述第一虛擬端子之間的電路； 耦接于所述第一虛擬端子和所述第二虛擬端子之間的第一電源調(diào)節(jié)器； 耦接于所述第二虛擬端子和所述第一電源端子之間的第二電壓調(diào)節(jié)器，其中 當(dāng)所述第一電壓調(diào)節(jié)器被啟用時(shí)，在所述第二電源端子和所述第一虛擬端子之間的電壓小于在所述第二電源端子和所述第二虛擬端子之間的電壓，以及 當(dāng)所述第二電壓調(diào)節(jié)器被啟用時(shí)，在所述第二電源端子和所述第二虛擬端子之間的電壓小于在所述第二電源端子和所述第一電源端子之間的電壓。
10.根據(jù)權(quán)利要求9所述的處理器，其中 當(dāng)所述第一電壓調(diào)節(jié)器被禁用時(shí)，在所述第二電源端子和所述第一虛擬端子之間的電壓基本上與在所述第二電源端子和所述第二虛擬端子之間的電壓相同，以及 當(dāng)所述第二電壓調(diào)節(jié)器被禁用時(shí)，在所述第二電源端子和所述第二虛擬端子之間的電壓基本上與在所述第二電源端子和所述第一電源端子之間的電壓相同。
11.根據(jù)權(quán)利要求9所述的處理器，其中所述第一電源電壓端子是接地基準(zhǔn)端子。
12.根據(jù)權(quán)利要求9所述的處理器，其中所述電路包括存儲(chǔ)器，并且其中，在低功率模式期間，所述第一電壓調(diào)節(jié)器和所述第二電壓調(diào)節(jié)器中只有一個(gè)被啟用以防止所述存儲(chǔ)器的狀態(tài)丟失。
13.根據(jù)權(quán)利要求9所述的處理器，其中所述電路包括用于執(zhí)行處理器操作的功能塊，并且其中，在低功率模式期間，所述第一電壓調(diào)節(jié)器和所述第二電壓調(diào)節(jié)器中的一個(gè)或多個(gè)被啟用。
14.根據(jù)權(quán)利要求13所述的處理器，其中在深度低功率模式期間，所述第一電壓調(diào)節(jié)器和所述第二電壓調(diào)節(jié)器二者都被啟用。
15.根據(jù)權(quán)利要求14所述的處理器，其中，在退出所述深度低功率模式時(shí)，所述第二電壓調(diào)節(jié)器在禁用所述第一電壓調(diào)節(jié)器之前被禁用。
16.—種處理器,包括 第一虛擬電源端子； 第二虛擬電源端子； 第三虛擬電源端子； 第一電源端子； 第二電源端子； 耦接于所述第二電源端子和所述第一虛擬電源端子之間的用于執(zhí)行處理器操作的功能電路； 耦接于所述第一虛擬電源端子和所述第二虛擬電源端子之間的第一電壓調(diào)節(jié)器； 耦接于所述第二電源端子和所述第三虛擬電源端子之間的存儲(chǔ)器； 耦接于所述第三虛擬電源端子和所述第二虛擬電源端子之間的第二電壓調(diào)節(jié)器；以及耦接于所述第二虛擬電源端子和所述第一電源端子之間的第三電壓調(diào)節(jié)器，其中當(dāng)所述第一電壓調(diào)節(jié)器被啟用時(shí)，在所述第二電源端子和所述第一虛擬電源端子之間的電壓小于在所述第二電源端子和所述第二虛擬電源端子之間的電壓， 當(dāng)所述第二電壓調(diào)節(jié)器被啟用時(shí)，在所述第二電源端子和所述第三虛擬電源端子之間的電壓小于在所述第二電源端子和所述第二虛擬電源端子之間的電壓，以及 當(dāng)所述第三電壓調(diào)節(jié)器被啟用時(shí)，在所述第二電源端子和所述第二虛擬電源端子之間的電壓小于在所述第二電源端子和所述第一電源端子之間的電壓。
17.根據(jù)權(quán)利要求16所述的處理器，其中 當(dāng)所述第一電壓調(diào)節(jié)器被禁用時(shí)，所述第一虛擬電源端子與所述第二虛擬電源端子直接連接， 當(dāng)所述第二電壓調(diào)節(jié)器被禁用時(shí)，所述第三虛擬電源端子與所述第二虛擬電源端子直接連接，以及 當(dāng)所述第三電壓調(diào)節(jié)器被禁用時(shí)，所述第二虛擬電源端子與所述第二電源端子直接連接。
18.根據(jù)權(quán)利要求17所述的處理器，其中，在低功率模式期間，所述第二電壓調(diào)節(jié)器和所述第三電壓調(diào)節(jié)器中只有一個(gè)被啟用以防止所述存儲(chǔ)器的狀態(tài)丟失。
19.根據(jù)權(quán)利要求17所述的處理器，其中，在深度低功率模式期間，所述第一電壓調(diào)節(jié)器和所述第二電壓調(diào)節(jié)器二者都被啟用。
20.根據(jù)權(quán)利要求19所述的處理器，其中，在退出所述深度低功率模式時(shí)，所述第三電 壓調(diào)節(jié)器在禁用所述第二電壓調(diào)節(jié)器之前被禁用。
全文摘要
一種處理器(10)，包括第一虛擬端子(VVVSS1)、第二虛擬端子(VVSS)、與第一虛擬端子耦接以給第一虛擬端子提供電流的電路(12)、耦接于第一虛擬端子和第二虛擬端子之間的第一調(diào)節(jié)晶體管(26)、與第一調(diào)節(jié)晶體管(26)并行耦接以通過將第二虛擬端子直接連接至第一虛擬端子來選擇性地禁用第一調(diào)節(jié)晶體管(26)的第一禁用晶體管(28)、耦接于第二虛擬端子和第一電源電壓端子(VSS)之間的第二調(diào)節(jié)晶體管(34)，以及與第二調(diào)節(jié)晶體管(34)并行耦接以通過將第二虛擬端子(VVSS)直接連接至第一電源電壓端子(VSS)來選擇性地禁用第二調(diào)節(jié)晶體管(34)的第二禁用晶體管(32)。
文檔編號(hào)G06F1/32GK102906665SQ201180025514
公開日2013年1月30日 申請(qǐng)日期2011年4月20日 優(yōu)先權(quán)日2010年5月25日
發(fā)明者R·拉瑪拉朱, D·R·比爾登, T·L·庫珀 申請(qǐng)人:飛思卡爾半導(dǎo)體公司