專利名稱：存儲(chǔ)器控制器、存儲(chǔ)器系統(tǒng)及用于存儲(chǔ)器系統(tǒng)的控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于以存儲(chǔ)器交叉存取的方式對(duì)能夠在一個(gè)存儲(chǔ)器單 元中存儲(chǔ)多位數(shù)據(jù)的半導(dǎo)體存儲(chǔ)器部件進(jìn)行存取的存儲(chǔ)器控制器、具有該 存儲(chǔ)器控制器的存儲(chǔ)器系統(tǒng)、以及用于該存儲(chǔ)器系統(tǒng)的控制方法。
背景技術(shù)：
現(xiàn)今，作為非易失性存儲(chǔ)器系統(tǒng)的閃速存儲(chǔ)器裝置被廣泛用作用于數(shù) 碼相機(jī)等的外部存儲(chǔ)裝置來作為主機(jī)、用于計(jì)算才幾系統(tǒng)等的啟動(dòng)存儲(chǔ)器系 統(tǒng)，這是因?yàn)殚W速存儲(chǔ)器裝置允許數(shù)據(jù)的重寫，并且即使在斷電狀態(tài)下也 能夠保持?jǐn)?shù)據(jù)。
在這種閃速存儲(chǔ)器裝置之中，NAND型閃速存儲(chǔ)器裝置被認(rèn)為是可實(shí) 現(xiàn)大容量和低成本的非易失性存儲(chǔ)器系統(tǒng)。NAND型閃速存儲(chǔ)器使用通過 絕緣膜注入到半導(dǎo)體存儲(chǔ)器部件的存儲(chǔ)器單元的電荷聚集層中的電荷作為 數(shù)位信息，測(cè)量由電荷的量確定的晶體管的閾值電壓的差異，并且讀出信 息。
為了實(shí)現(xiàn)進(jìn)一步提高的容量和進(jìn)一步減低的成本，已進(jìn)行了對(duì)使用多 級(jí)技術(shù)來在單個(gè)存儲(chǔ)器單元中存儲(chǔ)兩位以上的數(shù)據(jù)的NAND型閃速存儲(chǔ) 器裝置即所謂的多值閃速存儲(chǔ)器裝置(下文中也稱為"多值存儲(chǔ)器")的 大量研究和開發(fā)。例如，日本專利申請(qǐng)公開No.2001-93288公開了一種能夠通過一個(gè)存儲(chǔ)器單元的四個(gè)不同閾值電壓來存儲(chǔ)兩位數(shù)據(jù)的存儲(chǔ)器系 統(tǒng)。
同時(shí)，存儲(chǔ)器交叉存取被認(rèn)為是一種用于提高存儲(chǔ)器系統(tǒng)的存取速度 的技術(shù)。通過并行地同時(shí)存取多個(gè)存儲(chǔ)器芯片，存儲(chǔ)器交叉存取提高了數(shù)
據(jù)傳輸速度。例如，日本專利申請(qǐng)公開No.2007-334863公開了 一種以交叉 方式存取兩個(gè)存儲(chǔ)器芯片的NAND型閃速存儲(chǔ)器裝置。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，可以提供一種存儲(chǔ)器控制器，其包括模塊， 其^皮配置為控制與半導(dǎo)體存儲(chǔ)器部件的接口 ，所述半導(dǎo)體存儲(chǔ)器部件由多 個(gè)芯片構(gòu)成，所述多個(gè)芯片包括能夠在以N種類型的頁為單位的一個(gè)存儲(chǔ) 器單元中存儲(chǔ)N位數(shù)據(jù)(N為大于等于2的整數(shù))的大量存儲(chǔ)器單元；以 及控制部件，其,皮配置為以交叉存取的方式重復(fù)地對(duì)屬于所述芯片之一的 存儲(chǔ)器單元中的所有的所述N種類型的頁執(zhí)行寫程序，然后對(duì)屬于所述芯 片中的另一芯片的存儲(chǔ)器單元中的所有的所述N種類型的頁執(zhí)行寫程序。
根據(jù)本發(fā)明的另一方面，可以提供一種存儲(chǔ)器系統(tǒng)，其包括半導(dǎo)體 存儲(chǔ)器部件，其由多個(gè)芯片構(gòu)成，所述多個(gè)芯片包括能夠在以N種類型的 頁為單位的一個(gè)存儲(chǔ)器單元中存儲(chǔ)N位數(shù)據(jù)(N為大于等于2的整數(shù))的 大量存儲(chǔ)器單元；以及存儲(chǔ)器控制器，其具有控制部件，所述控制部件凈皮 配置為當(dāng)執(zhí)行用于以交叉存取方式向所述半導(dǎo)體存儲(chǔ)器部件中寫數(shù)據(jù)的處 理時(shí)，重復(fù)地對(duì)屬于所述芯片之一的存儲(chǔ)器單元中的所述N種類型的頁執(zhí) 行寫程序，然后對(duì)屬于所述芯片中的另一個(gè)芯片的存儲(chǔ)器單元中的所述N 種類型的頁執(zhí)行寫程序。
根據(jù)本發(fā)明的再一方面，可以提供一種用于存儲(chǔ)器系統(tǒng)的控制方法， 該控制方法包括以下步驟對(duì)屬于半導(dǎo)體存儲(chǔ)器部件的芯片之一的存儲(chǔ)器 單元中的N種類型的頁執(zhí)行寫程序，所述半導(dǎo)體存儲(chǔ)器部件由多個(gè)芯片構(gòu) 成，所述多個(gè)芯片包括能夠在以N種類型的頁為單位的一個(gè)存儲(chǔ)器單元中 存儲(chǔ)N位數(shù)據(jù)(N為大于等于2的整數(shù))的大量存儲(chǔ)器單元；以及進(jìn)一步對(duì)屬于所述芯片中的另一個(gè)芯片的所述存儲(chǔ)器單元之一的存儲(chǔ)器單元中的
所述N種類型的頁執(zhí)行寫程序。


圖1示出根據(jù)第一實(shí)施例的存儲(chǔ)器系統(tǒng)的配置；
圖2是用于示例在多值存儲(chǔ)器中寫入的數(shù)據(jù)與閾值電壓之間的關(guān)系的
圖3是用于示例在已知的存儲(chǔ)器系統(tǒng)中以存儲(chǔ)器交叉存取的方式執(zhí)行 寫處理的圖4是在已知的存儲(chǔ)器系統(tǒng)中以存儲(chǔ)器交叉存取的方式執(zhí)行寫程序的 時(shí)序圖5是用于示例以存儲(chǔ)器交叉存取的方式由第一實(shí)施例的存儲(chǔ)器控制 器執(zhí)行寫處理的圖6是在以存儲(chǔ)器交叉存取的方式由笫一實(shí)施例的存儲(chǔ)器控制器寫入 時(shí)的時(shí)序圖7示出根據(jù)笫二實(shí)施例的存儲(chǔ)器系統(tǒng)的配置；以及 圖8是用于示例由第二實(shí)施例的存儲(chǔ)器控制器以存儲(chǔ)器交叉存取的方 式執(zhí)行寫處理的圖。
具體實(shí)施方式
第一實(shí)施例
下文中，將參考附圖描述根據(jù)本發(fā)明第一實(shí)施例的存儲(chǔ)器系統(tǒng)l。 如圖1所示，存儲(chǔ)器系統(tǒng)1包括半導(dǎo)體存儲(chǔ)器部件(下文中也稱為"存 儲(chǔ)器部件")20和存儲(chǔ)器控制器2，其中半導(dǎo)體存儲(chǔ)器部件20被配置為存 儲(chǔ)所連接的主機(jī)3的數(shù)據(jù)，存儲(chǔ)器控制器2被配置為控制用于向存儲(chǔ)器部 件20寫入數(shù)據(jù)的程序。存儲(chǔ)器部件20具有兩個(gè)芯片，即芯片0 (21)和 芯片1 (22)。芯片21和22各具有能夠在NAND型閃速存儲(chǔ)器的一個(gè)存 儲(chǔ)器單元中存儲(chǔ)N位數(shù)據(jù)(N為大于等于2的整數(shù))的大量存儲(chǔ)器單元。存儲(chǔ)器控制器2包括用于總體控制的CPU 14、被配置為控制與主機(jī)3 的接口的作為模塊的HOST I/F (15 )、被配置為控制與存儲(chǔ)器部件的接口 的作為模塊的NANDI/F (19)、時(shí)鐘控制模塊(CLCK) 11、復(fù)位控制模 塊(RSTC) 12、總線控制模塊(BUSC) 13、糾錯(cuò)碼(ECC) 17、緩沖存 儲(chǔ)器(Buffer) 18、以及既用作存儲(chǔ)器控制模塊也用作RAM的MEMMOD 16。
通過存儲(chǔ)器數(shù)據(jù)總線23、選擇信號(hào)線25和就緒/忙信號(hào)線26，存儲(chǔ)器 控制器2被連接到存儲(chǔ)器部件20的芯片0( 21)。通過存儲(chǔ)器數(shù)據(jù)總線24、 選擇信號(hào)線27和就緒/忙信號(hào)線28，存儲(chǔ)器控制器2還被連接到存儲(chǔ)器部 件20的芯片1 (22)。因此，存儲(chǔ)器控制器2支持存儲(chǔ)器交叉存取，以對(duì) 芯片0 (21)和芯片1 (22)并行同時(shí)存取，換句話說，對(duì)這些芯片并行編 程。這里，在基于存儲(chǔ)器交叉存取方式的存儲(chǔ)器系統(tǒng)l中，選擇信號(hào)線25 和27對(duì)于CPU 14是重要的，以分別向芯片0和芯片1發(fā)送選擇信號(hào)(芯 片使能信號(hào))。類似地，CPU14所使用的用于監(jiān)控各芯片是出于就緒狀態(tài) 還是忙狀態(tài)的就緒/忙信號(hào)線26和28對(duì)于存儲(chǔ)器系統(tǒng)1是重要的。
雖然圖l示出了使用其各自的存儲(chǔ)器數(shù)據(jù)總線23和24將兩個(gè)芯片21 和22連接到NAND I/F (19)，但可以使用共用數(shù)據(jù)總線連接這些芯片。
下面，使用圖2描述在多值存儲(chǔ)器中寫入的數(shù)據(jù)與閾值電壓之間的關(guān) 系。圖2示例出在多值存儲(chǔ)器中寫入的數(shù)據(jù)與閾值電壓之間的關(guān)系，其中 水平軸代表閾值電壓Vt，垂直軸代表存儲(chǔ)器單元的發(fā)生頻率。在圖2所示 的存儲(chǔ)器單元中，二位數(shù)據(jù)對(duì)應(yīng)于四種狀態(tài)，即"0" 、 'T， 、 "2"和"3", 并且該圖示出了其中以存儲(chǔ)器單元的閾值電壓的升序限定狀態(tài)的實(shí)例。數(shù) 據(jù)(XY)表示第一頁的數(shù)據(jù)為(Y)且第二頁的數(shù)據(jù)為(X)。也就是說， 狀態(tài)"0"對(duì)應(yīng)于數(shù)據(jù)(11)，狀態(tài)"1"對(duì)應(yīng)于數(shù)據(jù)(10)，狀態(tài)"2"對(duì) 應(yīng)于數(shù)據(jù)(00)，狀態(tài)"3"對(duì)應(yīng)于數(shù)據(jù)(01)。在其中未存儲(chǔ)數(shù)據(jù)的擦除 狀態(tài)中，存儲(chǔ)器單元處于狀態(tài)"0"。
為了在存儲(chǔ)器系統(tǒng)1中在一個(gè)存儲(chǔ)器單元中寫入二位數(shù)據(jù)，將要存儲(chǔ) 的數(shù)據(jù)分成第一頁數(shù)據(jù)和第二頁數(shù)據(jù)，該第一頁數(shù)據(jù)和第二頁數(shù)據(jù)是寫入的單位，并且在單個(gè)單元中順序?qū)懭朐摰谝豁摂?shù)據(jù)和第二頁數(shù)據(jù)。換句話
說，CPU14首先執(zhí)行第一頁寫程序，然后執(zhí)行第二頁寫程序，使得該存儲(chǔ) 器單元的閾值電壓移動(dòng)為較高電平。下文中，第一頁也可被稱為"較低頁"， 而第二頁可4皮稱為"較高頁"。
當(dāng)向較低或較高頁寫入的數(shù)據(jù)為'T，時(shí)，隨著寫程序的執(zhí)行，存儲(chǔ)器 單元的閾值電壓不變。然而，當(dāng)向較低或較高頁寫入的數(shù)據(jù)為"0"時(shí)，隨 著寫程序的執(zhí)行，存儲(chǔ)器單元的闊值電壓改變。
下文中，將使用圖2更詳細(xì)描述通過CPU 14對(duì)二位數(shù)據(jù)的寫程序的 執(zhí)行。如已經(jīng)描述過的，處于擦除狀態(tài)的存儲(chǔ)器單元處于狀態(tài)"0"。首先， 寫入較低頁的數(shù)據(jù)。這里，如圖2中的SO處所示，即使在較低頁數(shù)據(jù)(1) 被寫入到存儲(chǔ)器單元中時(shí)，存儲(chǔ)器單元保持為處于狀態(tài)"0"。另一方面， 如圖2中的S1處所示，當(dāng)較低頁數(shù)據(jù)為(0)時(shí)，寫入該數(shù)據(jù)之后的存儲(chǔ) 器單元變?yōu)闋顟B(tài)"1"。
接下來，寫入較高頁的數(shù)據(jù)。如圖2中的S2處所示，當(dāng)從外部將數(shù)據(jù) (0)提供給由于向較低頁寫入而處于狀態(tài)"1"的存儲(chǔ)器單元時(shí)，即，如 果向該存儲(chǔ)器單元寫入數(shù)據(jù)(0)，存儲(chǔ)器單元變?yōu)闋顟B(tài)"3"。并且，如 圖2中的S3處所示，當(dāng)從外部將數(shù)據(jù)(0)提供給在向較低頁寫入之后仍 處于狀態(tài)"0"的存儲(chǔ)器單元時(shí)，存儲(chǔ)器單元變?yōu)闋顟B(tài)"2"。如圖2中的 S4處所示，當(dāng)從外部將數(shù)據(jù)(l)提供給在向較低頁寫入之后處于狀態(tài)"1" 的存儲(chǔ)器單元時(shí)，存儲(chǔ)器單元保持在狀態(tài)"1"。并且，如圖2中的S5處 所示，當(dāng)從外部將數(shù)據(jù)(1)提供給在向較低頁寫入之后仍處于狀態(tài)"0" 的存儲(chǔ)器單元時(shí)，存儲(chǔ)器單元保持在狀態(tài)"0"而沒有改變。
這里，對(duì)于多值存儲(chǔ)器，CPU 14需要精確地控制對(duì)于寫入的數(shù)據(jù)合適 的存儲(chǔ)器單元的閾值電壓。也就是說，由于擔(dān)心過編程，采用步進(jìn)寫入方
法，其中，過編程意味著閾值電壓的超過預(yù)定水平的量。
基于步進(jìn)寫入方法的較低頁寫程序重復(fù)在逐漸增大始于低寫入電壓的 電壓的同時(shí)向存儲(chǔ)器單元施加電壓的電壓施加操作以及檢查該存儲(chǔ)器單元 是否具有預(yù)定閾值電壓的校驗(yàn)-讀出操作。另一方面，為了檢查和存儲(chǔ)在寫入較高頁數(shù)據(jù)之前存儲(chǔ)器單元是處于
狀態(tài)"o"還是處于"r ，較高頁程序執(zhí)行內(nèi)部數(shù)據(jù)加栽。隨后，作為較 低頁寫程序，重復(fù)在逐漸增大電壓的同時(shí)施加電壓的電壓施加操作以^^檢 查該存儲(chǔ)器單元是否具有正確的閾值電壓的校驗(yàn)-讀出操作。
也就是說，如上所示，由于較高頁寫程序的操作比較低頁寫程序復(fù)雜， 較高頁寫程序具有較長(zhǎng)的程序時(shí)間。例如，假定較低頁寫程序時(shí)間為td2ij,
較高頁寫程序時(shí)間為例如約3倍，即3xTd2l。
這里，當(dāng)存儲(chǔ)器系統(tǒng)中的處理速度相對(duì)于數(shù)據(jù)從主機(jī)的傳送速度低時(shí)， 與等待時(shí)間相關(guān)聯(lián)的時(shí)間差t艮而降低寫入性能。解決該問題的一種方法 是存儲(chǔ)器交叉存取方式。
然而，如已經(jīng)提到的，在具有能夠存儲(chǔ)二位數(shù)據(jù)的多值存儲(chǔ)器單元的
存儲(chǔ)器系統(tǒng)中，由CPU 14執(zhí)行的用于向存儲(chǔ)器部分寫入數(shù)據(jù)的程序包括 兩種具有不同程序時(shí)間的寫程序，即具有短程序時(shí)間的較低頁程序和具有 長(zhǎng)程序時(shí)間的較高頁程序。換句話說，在具有能夠存儲(chǔ)N位數(shù)據(jù)(N是大 于等于2的整數(shù))的多值存儲(chǔ)器單元的存儲(chǔ)器系統(tǒng)中，由CPU 14執(zhí)行的 程序由具有不同程序時(shí)間的N種寫程序構(gòu)成。
這里，使用圖3和圖4，描述在具有能夠存儲(chǔ)二位數(shù)據(jù)的多值存儲(chǔ)器 單元的已知的存儲(chǔ)器系統(tǒng)中使用的基于存儲(chǔ)器交叉存取方式的寫程序。注 意在圖4中示出的時(shí)序圖以及下面示出的類似圖中，水平軸的尺寸4皮部分 M大或縮小，以便于示例。并且，在圖3和其他圖中示出的平面是一組 串聯(lián)連接的多個(gè)存儲(chǔ)器單元，并且存儲(chǔ)器部分由多個(gè)平面構(gòu)成。
如圖3中的箭頭所示，在已知的具有由兩個(gè)芯片即芯片0和芯片l構(gòu) 成的存儲(chǔ)器部件的存儲(chǔ)器系統(tǒng)中，CPU在逐頁的基礎(chǔ)上交替地對(duì)芯片0和 芯片1執(zhí)行寫處理。也就是說，如圖4中所示，CPU在Tl至T2對(duì)示出 的芯片0執(zhí)行在較低頁上的數(shù)據(jù)傳輸(數(shù)據(jù)輸入)處理，在T2至T3對(duì)示 出的芯片l執(zhí)行在較低頁上的數(shù)據(jù)傳輸處理，在T3至T4對(duì)示出的芯片0 執(zhí)行在較高頁上的數(shù)據(jù)傳輸處理，在T4至T5對(duì)示出的芯片l執(zhí)行在較高 頁上的數(shù)據(jù)傳輸處理，并且在完成數(shù)據(jù)傳輸處理之后，執(zhí)行寫程序。也就是說，CPU在芯片0忙時(shí)對(duì)芯片l執(zhí)行數(shù)據(jù)輸入且開始用于芯片 1的寫程序，而在芯片1忙時(shí)對(duì)芯片O執(zhí)行數(shù)據(jù)輸入且開始用于芯片0的 寫程序。換句話說，在已知的存儲(chǔ)器系統(tǒng)中，CPU對(duì)一個(gè)芯片的存儲(chǔ)器單
元執(zhí)行一種類型的頁寫程序，之后對(duì)另一芯片的存儲(chǔ)器單元執(zhí)行同一類型 的頁寫程序，然后執(zhí)行不同類型的頁寫程序。
如圖4中所示例的，在上述已知的存儲(chǔ)器系統(tǒng)中，當(dāng)同時(shí)執(zhí)行用于芯 片0和芯片1的較高頁寫程序時(shí)發(fā)生浪費(fèi)的時(shí)間WTO。這是因?yàn)檩^高頁程 序時(shí)間比較低頁程序時(shí)間長(zhǎng)，如已經(jīng)描述過的。
接下來，使用圖5和圖6，描述由根據(jù)本發(fā)明的存儲(chǔ)器控制器2的CPU 14執(zhí)行的基于存儲(chǔ)器交叉存取方式的寫程序。如圖5中的箭頭所示，在存 儲(chǔ)器系統(tǒng)1中，CPU 14以存儲(chǔ)器交叉存取的方式對(duì)芯片0的存儲(chǔ)器單元執(zhí) 行兩種類型的寫程序且對(duì)芯片1的存儲(chǔ)器單元執(zhí)行兩種類型的寫程序。也 就是說，在存儲(chǔ)器系統(tǒng)l中，CPU14以存儲(chǔ)器交叉存取的方式，重復(fù)執(zhí)行 兩種類型的寫程序，即，用于芯片O的較低頁寫程序和用于芯片0的較高 頁寫程序，之后執(zhí)行兩種類型的寫程序，即，用于芯片l的較低頁寫程序 和用于芯片l的較高頁寫程序。進(jìn)一步地?fù)Q句話說，根據(jù)本實(shí)施例的存儲(chǔ) 器控制2的CPU 14在屬于一個(gè)芯片的存儲(chǔ)器單元中執(zhí)行所有的N種類型 的頁寫程序，之后在屬于另一芯片的存儲(chǔ)器單元中執(zhí)行所有的N種類型的 頁寫程序。
在圖6中在Tl至T2對(duì)示出的芯片0的較低頁執(zhí)行數(shù)據(jù)輸入處理之后， 存儲(chǔ)器系統(tǒng)1的CPU 14在T2開始用于較^f氐頁的寫程序，并且在解除忙狀 態(tài)之后，在T3開始用于芯片O的較高頁的數(shù)據(jù)輸入處理，并且在T4開始 用于芯片0的較高頁寫程序。并且，與用于芯片0的寫程序并行地，CPU 14 在T4開始對(duì)芯片1的較低頁的數(shù)據(jù)輸入處理，并且在T5開始用于芯片1 的較低頁寫程序。然后，CPU14重復(fù)地在T6開始對(duì)芯片l的較高頁執(zhí)行 數(shù)據(jù)輸入處理，并且在T7開始用于芯片1的較高頁寫程序。
如已經(jīng)描述過的，存儲(chǔ)器控制器2是具有這樣的CPU 14的存儲(chǔ)器控 制器，所述CPU 14凈皮配置為控制用于向由兩個(gè)芯片構(gòu)成的半導(dǎo)體存儲(chǔ)器部件寫入數(shù)據(jù)的程序，這兩個(gè)芯片包括能夠在一個(gè)存儲(chǔ)器單元中存儲(chǔ)二位
數(shù)據(jù)的大量存儲(chǔ)器單元，其中，由CPU14執(zhí)行的兩位數(shù)據(jù)寫程序包括具有 不同程序時(shí)間的兩種類型的頁寫程序，并且所述CPU 14以存儲(chǔ)器交叉存 取的方式對(duì)屬于一個(gè)芯片的存儲(chǔ)器單元中的所有兩種類型的頁重復(fù)地執(zhí)4亍 寫程序，并且對(duì)屬于另一芯片的存儲(chǔ)器單元中的所有兩種類型的頁執(zhí)行寫程序。
由于存儲(chǔ)器系統(tǒng)l的CPU 14可以在用于一個(gè)芯片較高頁的程序時(shí)間 期間對(duì)另一芯片的較低頁數(shù)據(jù)輸入處理、寫程序和對(duì)該另一芯片的較高頁 的數(shù)據(jù)輸入處理，因此所浪費(fèi)的時(shí)間WT3 4艮短。在圖6中，由于T2與 T3之間的時(shí)間(WT1)以及T5與T6之間的時(shí)間(WT2)也是浪費(fèi)的時(shí) 間，因此存儲(chǔ)器系統(tǒng)l中的所浪費(fèi)的時(shí)間是WT1至WT3的和。
然而，當(dāng)與已知的存儲(chǔ)器系統(tǒng)中的所浪費(fèi)的時(shí)間(WTO)比較時(shí)，本 實(shí)施例的存儲(chǔ)器系統(tǒng)l的所浪費(fèi)的時(shí)間(WT1+WT2+WT3)較短。因此， 本實(shí)施例的存儲(chǔ)器控制器2提供高寫入速度。另外，具有本實(shí)施例的存儲(chǔ) 器控制器2的存儲(chǔ)器系統(tǒng)1以及用于存儲(chǔ)器系統(tǒng)1的控制方法提供高寫入
速度o
如已經(jīng)描述過的，用于存儲(chǔ)器系統(tǒng)1的控制方法是這樣的方法，其包
括以下步驟對(duì)屬于半導(dǎo)體存儲(chǔ)器部件的芯片之一的存儲(chǔ)器單元中的所有 N種類型的頁執(zhí)行寫程序的第一寫入步驟，所述半導(dǎo)體存儲(chǔ)器部件由多個(gè) 芯片構(gòu)成，所述多個(gè)芯片包括能夠在以N種類型的頁為單位的一個(gè)存儲(chǔ)器 單元中存儲(chǔ)N位數(shù)據(jù)(N為大于等于2的整數(shù))的大量存儲(chǔ)器單元；以及 對(duì)屬于所述芯片中的另 一個(gè)芯片的存儲(chǔ)器單元中的所有N種類型的頁執(zhí)行 寫程序的第二寫入步驟，其中交替執(zhí)行第一寫入步驟和第二寫入步驟。 第二實(shí)施例
下文中，將參考附圖描述根據(jù)本發(fā)明第二實(shí)施例的存儲(chǔ)器系統(tǒng)101和 存儲(chǔ)器控制器102。
圖7示出根據(jù)第二實(shí)施例的存儲(chǔ)器系統(tǒng)101的配置。由于本實(shí)施例的 存儲(chǔ)器系統(tǒng)101和存儲(chǔ)器控制器102與第一實(shí)施例的存儲(chǔ)器系統(tǒng)1和存儲(chǔ)器控制器2相似，因此相同的構(gòu)件給出相同的參考標(biāo)號(hào)，并且省略對(duì)這些 構(gòu)件的說明。在圖7中，未示出選擇信號(hào)線和就緒/忙信號(hào)線。如圖7中所示，構(gòu)成本實(shí)施例的存儲(chǔ)器系統(tǒng)101的存儲(chǔ)器部件120的 兩個(gè)芯片121和122具有能夠在一個(gè)存儲(chǔ)器單元中存儲(chǔ)三位數(shù)據(jù)的8值存 儲(chǔ)器單元。在存儲(chǔ)器系統(tǒng)101中，為了向一個(gè)存儲(chǔ)器單元中寫入三位數(shù)據(jù)，將要 存儲(chǔ)的數(shù)據(jù)分成第一頁數(shù)據(jù)、第二頁數(shù)據(jù)和第三頁數(shù)據(jù)，該第一頁數(shù)據(jù)、 第二頁數(shù)據(jù)和第三頁數(shù)據(jù)是寫入的單位，并且向單個(gè)存儲(chǔ)器單元順序?qū)懭?該第一頁數(shù)據(jù)、第二頁數(shù)據(jù)和第三頁數(shù)據(jù)。也就是說，在存儲(chǔ)器控制器102 中，CPU114首先執(zhí)行第一頁寫程序，然后執(zhí)行第二頁寫程序，最后執(zhí)行 第三頁寫程序，使得該存儲(chǔ)器單元的閾值電壓移動(dòng)或改變?yōu)檩^高電平。下 文中，第一頁也可被稱為"較低頁"，第二頁可被稱為"中間頁"，第三 頁可被稱為"較高頁"。例如，假定較低頁的寫程序時(shí)間為TD3L，中間頁的寫程序時(shí)間TD3M 為約4XTD3L，較高頁的寫程序時(shí)間Tj)3u為約15xTD3L。也就是說，在存 儲(chǔ)器系統(tǒng)101中，較高頁的寫程序時(shí)間顯著長(zhǎng)于其他頁的寫程序時(shí)間。下面，將參考圖8描述由本實(shí)施例的存儲(chǔ)器控制器102執(zhí)行的處理。如圖8中的箭頭所示，存儲(chǔ)器控制器102的CPU 14首先對(duì)芯片0執(zhí) 行較低頁寫程序，然后對(duì)芯片O執(zhí)行中間頁寫程序，然后對(duì)芯片O執(zhí)行較 高頁寫程序，該較高頁寫程序具有最長(zhǎng)的程序時(shí)間。之后，CPU114將作 為寫入目標(biāo)的芯片改變?yōu)樾酒琹，并重復(fù)地對(duì)芯片l執(zhí)行較低頁寫程序、對(duì)芯片l執(zhí)行中間頁寫程序，以及對(duì)芯片l執(zhí)行較高頁寫程序。也就是說，存儲(chǔ)器控制器102是具有這樣的CPU 114的存儲(chǔ)器控制器 102，所述CPU 114控制用于向由兩個(gè)芯片121和122構(gòu)成的存儲(chǔ)器部件 120寫入數(shù)據(jù)的程序，這兩個(gè)芯片包括能夠在一個(gè)存儲(chǔ)器單元中存儲(chǔ)三位 數(shù)據(jù)的大量存儲(chǔ)器單元，其中三位數(shù)據(jù)寫程序由具有不同程序時(shí)間的三種 類型的頁寫程序構(gòu)成，并且該程序用于以交叉存取的方式對(duì)屬于一個(gè)芯片 的存儲(chǔ)器單元中的所有三種類型的頁重復(fù)地執(zhí)行寫程序，并且對(duì)屬于另一芯片的存儲(chǔ)器單元中的所有三種類型的頁執(zhí)行寫程序。
由于存儲(chǔ)器控制器102可以在另一個(gè)芯片的較高頁程序時(shí)間期間對(duì)一 個(gè)芯片執(zhí)行寫程序，因此所浪費(fèi)的時(shí)間很短。因此，本實(shí)施例的存儲(chǔ)器控 制器102提供高寫入速度。并且，具有本實(shí)施例的存儲(chǔ)器控制器102的存 儲(chǔ)器系統(tǒng)101以及用于存儲(chǔ)器系統(tǒng)101的控制方法提供高寫入速度。
已經(jīng)參考附圖描述了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解，本發(fā)明不限于 這些精確的實(shí)施例，并且，只要不脫離在所附的權(quán)利要求書中限定的本發(fā) 明的精神或范圍，本領(lǐng)域技術(shù)人員可以進(jìn)行對(duì)這些優(yōu)選實(shí)施例的各種改變 和修改。
權(quán)利要求
1.一種存儲(chǔ)器控制器，包括模塊，其被配置為控制與半導(dǎo)體存儲(chǔ)器部件的接口，所述半導(dǎo)體存儲(chǔ)器部件由多個(gè)芯片構(gòu)成，所述多個(gè)芯片包括能夠在以N種類型的頁為單位的一個(gè)存儲(chǔ)器單元中存儲(chǔ)N位數(shù)據(jù)(N為大于等于2的整數(shù))的大量存儲(chǔ)器單元；以及控制部件，其被配置為以交叉存取的方式重復(fù)地對(duì)屬于所述芯片中的一個(gè)芯片的存儲(chǔ)器單元中的所有的所述N種類型的頁執(zhí)行寫程序，然后對(duì)屬于所述芯片中的另一個(gè)芯片的存儲(chǔ)器單元中的所有的所述N種類型的頁執(zhí)行寫程序。
2. 根據(jù)權(quán)利要求l的存儲(chǔ)器控制器，其中所述多個(gè)芯片為兩個(gè)芯片。
3. 根據(jù)權(quán)利要求2的存儲(chǔ)器控制器，其中N為2或3。
4. 根據(jù)權(quán)利要求3的存儲(chǔ)器控制器，其中所述存儲(chǔ)器單元是NAND 型閃速存儲(chǔ)器單元。
5. —種存儲(chǔ)器系統(tǒng)，包括半導(dǎo)體存儲(chǔ)器部件，其由多個(gè)芯片構(gòu)成，所述多個(gè)芯片包括能夠在以 N種類型的頁為單位的一個(gè)存儲(chǔ)器單元中存儲(chǔ)N位數(shù)據(jù)(N為大于等于2 的整數(shù))的大量存儲(chǔ)器單元；以及存儲(chǔ)器控制器，其具有控制部件，所述控制部件^皮配置為當(dāng)執(zhí)行用于 以交叉存取方式向所述半導(dǎo)體存儲(chǔ)器部件中寫數(shù)據(jù)的處理時(shí)，重復(fù)地對(duì)屬 于所述芯片中的一個(gè)芯片的所述存儲(chǔ)器單元之一 的存儲(chǔ)器單元中的所有的 所述N種類型的頁執(zhí)行寫程序，然后對(duì)屬于所述芯片中的另 一個(gè)芯片的存 儲(chǔ)器單元中的所有的所述N種類型的頁執(zhí)行寫程序。
6. 根據(jù)權(quán)利要求5的存儲(chǔ)器系統(tǒng)，其中所述多個(gè)芯片為兩個(gè)芯片。
7. 根據(jù)權(quán)利要求6的存儲(chǔ)器系統(tǒng)，其中N為2或3。
8. 根據(jù)權(quán)利要求7的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器單元是NAND型 閃速存儲(chǔ)器單元。
9. 一種用于存儲(chǔ)器系統(tǒng)的控制方法，該控制方法包括以下步驟 對(duì)屬于半導(dǎo)體存儲(chǔ)器部件的芯片中的 一個(gè)芯片的存儲(chǔ)器單元中的所有的N種類型的頁執(zhí)行寫程序，所述半導(dǎo)體存儲(chǔ)器部件由多個(gè)芯片構(gòu)成，所 述多個(gè)芯片包括能夠在以N種類型的頁為單位的一個(gè)存儲(chǔ)器單元中存儲(chǔ)N 位數(shù)據(jù)(N為大于等于2的整數(shù))的大量存儲(chǔ)器單元；以及進(jìn)一步對(duì)屬于所述芯片中的另一個(gè)芯片的存儲(chǔ)器單元中的所有的所述 N種類型的頁執(zhí)行寫程序。
10. 根據(jù)權(quán)利要求9的用于存儲(chǔ)器系統(tǒng)的控制方法，其中所述多個(gè)芯 片為兩個(gè)芯片。
11. 根據(jù)權(quán)利要求10的用于存儲(chǔ)器系統(tǒng)的控制方法，其中N為2或3。
12. 根據(jù)權(quán)利要求ll的用于存儲(chǔ)器系統(tǒng)的控制方法，其中所述存儲(chǔ)器 單元是NAND型閃速存儲(chǔ)器單元。
全文摘要
本發(fā)明涉及存儲(chǔ)器控制器、存儲(chǔ)器系統(tǒng)及用于存儲(chǔ)器系統(tǒng)的控制方法。一種存儲(chǔ)器控制器，用于在由芯片0和芯片1構(gòu)成的半導(dǎo)體存儲(chǔ)器部件中以交叉存取的方式且以頁為單位執(zhí)行用于寫入數(shù)據(jù)的處理，每個(gè)所述芯片包括能夠在以兩種類型的頁為單位的一個(gè)存儲(chǔ)器單元中存儲(chǔ)二位數(shù)據(jù)的大量存儲(chǔ)器單元，該存儲(chǔ)器控制器包括NAND I/F和CPU，其中所述NANDI/F具有半導(dǎo)體存儲(chǔ)器部件，所述CPU被配置為重復(fù)地對(duì)屬于芯片0的存儲(chǔ)器單元中的兩種類型的頁執(zhí)行寫程序，然后執(zhí)行向?qū)儆谛酒?的存儲(chǔ)器單元中的寫程序。
文檔編號(hào)G06F12/06GK101630289SQ200910140010
公開日2010年1月20日 申請(qǐng)日期2009年7月14日 優(yōu)先權(quán)日2008年7月14日
發(fā)明者北爪敏彥, 白石敦 申請(qǐng)人:株式會(huì)社東芝