專(zhuān)利名稱：分級(jí)計(jì)時(shí)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及計(jì)時(shí)網(wǎng)絡(luò)，并且更明確地說(shuō)涉及旋轉(zhuǎn)行波振蕩器(RTWO)在計(jì)時(shí)網(wǎng)絡(luò)中的用途。
背景技術(shù)：
常規(guī)計(jì)時(shí)網(wǎng)絡(luò)無(wú)法提供遍及整個(gè)系統(tǒng)，諸如半導(dǎo)體集成電路的分布式相干時(shí)鐘。相干時(shí)鐘意指遍及一個(gè)系統(tǒng)分布的時(shí)鐘具有已知頻率和彼此相位關(guān)系。例如，假設(shè)必須以等于主振蕩器頻率fosc的頻率來(lái)計(jì)時(shí)系統(tǒng)的某些部分，而必須以等于fosc/10的頻率來(lái)計(jì)時(shí)其它部分。以fosc/10計(jì)時(shí)的系統(tǒng)的部分必須將彼此的相位對(duì)準(zhǔn)，以使得這些部分之間的通信可能沒(méi)有亞穩(wěn)性，所述亞穩(wěn)性要求再同步并且導(dǎo)致時(shí)間浪費(fèi)。如果一個(gè)全局同步信號(hào)被分布遍及所述系統(tǒng)，那么其必須以具有主振蕩器頻率一部分的時(shí)滯的精確定時(shí)行進(jìn)于整個(gè)系統(tǒng)中。在一個(gè)大系統(tǒng)中，這是不可能的。因此，需要一個(gè)將相干時(shí)鐘分布于遍及整個(gè)系統(tǒng)的改良的系統(tǒng)和方法。

發(fā)明內(nèi)容
本發(fā)明針對(duì)上述需要。根據(jù)本發(fā)明的一個(gè)實(shí)施例的系統(tǒng)是用于分布相干時(shí)鐘遍及復(fù)數(shù)個(gè)模塊的系統(tǒng)的計(jì)時(shí)網(wǎng)絡(luò)。所述網(wǎng)路包括一個(gè)旋轉(zhuǎn)行波振蕩器、一個(gè)鎖頻回路、一個(gè)主要波形區(qū)塊和一或多個(gè)次要二進(jìn)制波形區(qū)塊。所述旋轉(zhuǎn)行波振蕩器由位于遍及所述系統(tǒng)的復(fù)數(shù)個(gè)互連回路來(lái)提供，其中所述旋轉(zhuǎn)行波振蕩器的每個(gè)回路在抽頭位置處提供一對(duì)相反定相時(shí)鐘。所述鎖頻回路接收來(lái)自參考時(shí)鐘輸入的穩(wěn)定頻率源并且提供用于調(diào)諧旋轉(zhuǎn)行波振蕩器頻率的回路受控輸出。所述主要二進(jìn)制波形區(qū)塊大約位于系統(tǒng)中央位置。所述主要波形區(qū)塊具有一對(duì)連接到旋轉(zhuǎn)行波振蕩器的時(shí)鐘輸入并且向一或多個(gè)鄰近模塊提供一對(duì)同步輸出和一個(gè)局部時(shí)鐘。所述一或多個(gè)次要二進(jìn)制波形區(qū)塊位于遍及系統(tǒng)的各種位置。其中各個(gè)次要二進(jìn)制波形區(qū)塊具有連接到旋轉(zhuǎn)行波振蕩器的一對(duì)同步輸入和一對(duì)時(shí)鐘輸入。至少一個(gè)次要二進(jìn)制波形區(qū)塊的同步輸入被連接到主要二進(jìn)制波形區(qū)塊的同步輸出并且所述次要波形區(qū)塊向一或多個(gè)鄰近模塊提供一對(duì)同步輸出和局部時(shí)鐘。
根據(jù)本發(fā)明的一個(gè)實(shí)施例的方法是用于提供相干時(shí)鐘遍及復(fù)數(shù)個(gè)模塊的系統(tǒng)的方法。所述方法包括使一個(gè)包括一或多個(gè)互連回路的旋轉(zhuǎn)行波振蕩器與一個(gè)參考時(shí)鐘同步；通過(guò)使用旋轉(zhuǎn)行波振蕩器和二進(jìn)制波形區(qū)塊導(dǎo)出一或多個(gè)局部時(shí)鐘，使得每一模塊具有至少一個(gè)局部時(shí)鐘；使二進(jìn)制波形區(qū)塊彼此同步，以迫使所述局部時(shí)鐘彼此相干。
頻率劃分/脈沖鎖存/絕熱系統(tǒng)此方案設(shè)計(jì)為用來(lái)使旋轉(zhuǎn)計(jì)時(shí)架構(gòu)(Rotary Clocking Architecture)能夠支持傳統(tǒng)低速時(shí)鐘網(wǎng)絡(luò)布局技術(shù)并且同時(shí)允許RTWO直接高速低能計(jì)時(shí)被嵌入以用于新設(shè)計(jì)的區(qū)塊。
也輔助了其中要求多時(shí)鐘頻率和時(shí)鐘相位的集成SOC設(shè)計(jì)。
也描述了從具有特殊波形和相位特征的RTWO中實(shí)現(xiàn)低頻劃分有效能“絕熱”時(shí)鐘的方法。
注意在全文中，假定存在在VLSI裝置內(nèi)置的控制程序或其它舊晶片硬件，其能夠裝載和讀取各種移位寄存器和數(shù)據(jù)寄存器——串行或并行。做此的方法已眾所周知且已標(biāo)準(zhǔn)化。
廣泛的概念為以超頻頻率分布RTWO。此時(shí)鐘(如10GHz)在每個(gè)1/2循環(huán)(例如對(duì)于10GHz時(shí)鐘的50pS(100pS循環(huán)))提供反相時(shí)鐘邊沿。全速時(shí)鐘直接適用于許多應(yīng)用(高速ALU、SERDES I/O端口)。中央定位FLL(鎖頻回路)以控制主機(jī)“超頻”并且對(duì)相位鎖定回路較好。
本發(fā)明以(i)粗控制(分頻——數(shù)字)、(ii)媒體控制(切換電容器——數(shù)字)和(iii)精控制(可變電抗器——模擬)為特征。
與PLL實(shí)施相比本發(fā)明的優(yōu)點(diǎn)包括--更穩(wěn)定的回路；--低能-減小面積；--高速；--更好的穩(wěn)定性(抖動(dòng)、時(shí)滯)；和--在多頻之間的相位鎖定。
由RTWO固有相位鎖定機(jī)制(2類(lèi)節(jié)點(diǎn)鎖定(晶片間)、延遲匹配鏈路(晶片內(nèi)))提供相位鎖定并且在下述原理下運(yùn)作如果頻率鎖定，那么相位鎖定是使“外部無(wú)差異相位”旋轉(zhuǎn)波同步的簡(jiǎn)單的事。
使用“超頻”以不僅產(chǎn)生分頻而且產(chǎn)生用于各種應(yīng)用中的對(duì)于參考時(shí)鐘而相位對(duì)準(zhǔn)的任意波形，諸如--傳統(tǒng)uP(微處理器)時(shí)鐘——如脈沖時(shí)鐘--全局低頻時(shí)鐘(如，超高速緩沖存儲(chǔ)器(Cache)、長(zhǎng)程平行總線)本發(fā)明--允許替代主動(dòng)“去時(shí)滯(deskew)”機(jī)制。
--數(shù)字受控提前/延遲定相(phasing)。
——消除交叉?zhèn)鲗?dǎo)電流峰值。
--任意重復(fù)波形——可能為高/低周期、分級(jí)(fractional)N。
--給出包括測(cè)試時(shí)鐘等的高端處理器所需的所有特征。
--給出用于SERDES(Serial/Deserial)的高速相位鎖定外圍時(shí)鐘。
--來(lái)自主時(shí)鐘的用于ALU等的局部高速計(jì)時(shí)。


圖1A展示出本發(fā)明一個(gè)實(shí)施例的一般架構(gòu)；圖1B展示出本發(fā)明一個(gè)實(shí)施例的結(jié)構(gòu)圖；圖2A展示出由連接到旋轉(zhuǎn)行波振蕩器的N計(jì)數(shù)器進(jìn)行的一個(gè)劃分(divide)；圖2B展示出連接到旋轉(zhuǎn)行波振蕩器的單觸發(fā)移動(dòng)點(diǎn)定序器；圖3展示出移動(dòng)點(diǎn)寄存器的專(zhuān)用邏輯版本；圖4展示出圖3中所示寄存器的每一位的實(shí)施；圖5展示出一個(gè)電路，其經(jīng)由圖6所示緩沖器與移動(dòng)點(diǎn)產(chǎn)生器輸出對(duì)接，以按照高分辨率RTWO 1/2周期數(shù)字地設(shè)定輸出時(shí)鐘波形的“開(kāi)”和“關(guān)”的周期；圖6展示出圖5電路所使用的緩沖器；圖7展示出絕熱分頻器；圖8展示出用于圖7電路的各種波形；圖9展示出用于鎖頻回路的電荷泵；圖10展示出數(shù)字頻率誤差檢測(cè)器；圖11展示出反相器單元；圖12展示出選通脈沖單元(strobe cell)；圖13展示出具有保持性的移位寄存器單元；圖14展示出鎖存器單元；圖15展示出用于單一反相器的單元布局；圖16展示出用于單一切換電容器的單元布局；和圖17展示出切換電容器單元。
具體實(shí)施例方式
布局技術(shù)先前關(guān)于RTWO結(jié)構(gòu)的描述已經(jīng)廣泛使用了位于用于頻率控制、旋轉(zhuǎn)方向偏離等的RTWO傳輸線路徑周?chē)姆植际浇M件，諸如背-背反相器、切換電容器、可變電抗器等。
在此應(yīng)用中，這些件(piece)隨波形產(chǎn)生組件成為模塊化架構(gòu)，我們稱其為“二進(jìn)制波形區(qū)塊”(Binary Waveshaping Block)(BWB)。
所述架構(gòu)使得RTWO無(wú)需改變根本的方法即可適用于在當(dāng)今工業(yè)中所使用的廣泛的電流VLSI同步計(jì)時(shí)方法。
在不完全由此方法實(shí)現(xiàn)的2相非重疊鎖存類(lèi)型中直接使用RTWO波具有固有的優(yōu)勢(shì)，并且預(yù)期為新組件的純RTWO計(jì)時(shí)和分級(jí)計(jì)時(shí)的混合使用將是多頻環(huán)境中最好的折衷。
圖1架構(gòu)代表性VLSI晶片與RTWO傳輸線和明顯反相器一起展示。
REFCLK輸入用于使得晶片上RTWO系統(tǒng)與在此管腳上提供的外部參考頻率精確同步。
--在左側(cè)展示出相位鎖定“同步帶”點(diǎn)。其在先前申請(qǐng)案中已經(jīng)得以描述并且其允許在RTWO晶片之間通過(guò)硬鎖來(lái)實(shí)現(xiàn)相位鎖定。(PLL類(lèi)對(duì)準(zhǔn)的另一方法作為另一解決方法而沒(méi)有被忽略)。
在晶片的中央展示了兩個(gè)區(qū)塊二進(jìn)制波形區(qū)塊和鎖頻回路區(qū)塊。
BWB0--其為晶片的主要“二進(jìn)制波形區(qū)塊”。
--其提供Qn和*Qn多循環(huán)同步信號(hào)源(進(jìn)一步參見(jiàn)下文和圖2)。
FLL鎖頻回路。
此電路確保晶片的主RTWO工作頻率被閉環(huán)控制，以使其恰為可來(lái)自外部系統(tǒng)標(biāo)準(zhǔn)(如石英晶體)的輸入REF CLK的幾倍。
實(shí)際上，如果RTWO的頻率高於(REF_CLK xX)，那么通過(guò)可變電抗器或切換電容器控制將其減小直到其精確地鎖定頻率為止。
下文將進(jìn)一步描述詳細(xì)的運(yùn)行。
缺少PLL理論上，使用PLL和相位頻率比較器可將頻率和相位控制到外部參考量。實(shí)際上，尤其當(dāng)其行進(jìn)進(jìn)入并且然后越過(guò)晶片時(shí)在REF_CLK上的相位存在很多不確定性，以至于作為相位參考其沒(méi)有用處。
通過(guò)使用硬線鎖定(在先前申請(qǐng)案中描述)或通過(guò)使用隱含相位信息，例如通過(guò)檢測(cè)輸入NRZ數(shù)據(jù)流的邊沿并且調(diào)節(jié)RTWO環(huán)的相位(經(jīng)由可變電抗器控制)直到數(shù)據(jù)取樣同步為止，可以達(dá)到在RTWO晶片與外部相位之間的相位鎖定。
多倍全局、分頻時(shí)鐘此架構(gòu)的目的在于產(chǎn)生在所有晶片周?chē)念l率和相位彼此相關(guān)的時(shí)鐘。主RTWO計(jì)時(shí)陣列給出了在歸因于傳輸線上的脈沖組合機(jī)制的用于360度相位的晶片上所有點(diǎn)之間的精確相位關(guān)系。參見(jiàn)JSSC paper。
其中，多循環(huán)事件待同步化(如，產(chǎn)生頻率為主RTWO頻率1/10的時(shí)鐘)，不僅需要在多循環(huán)中執(zhí)行排序的序列狀態(tài)機(jī)，而且因?yàn)榇?N時(shí)鐘應(yīng)與晶片上其它/N時(shí)鐘的相位對(duì)準(zhǔn)，所以必須存在某些保持狀態(tài)機(jī)的狀態(tài)同步的全局同步信號(hào)以使得其共同經(jīng)歷狀態(tài)0。
一個(gè)明顯的方法為在晶片周?chē)鷮?duì)每個(gè)導(dǎo)出時(shí)鐘(derived clock)分布全局“同步”線——但此線需要設(shè)計(jì)為以具有主RTWO時(shí)鐘循環(huán)的一部分時(shí)滯的精確定時(shí)而行進(jìn)于整個(gè)晶片。這是一個(gè)與產(chǎn)生常規(guī)H樹(shù)時(shí)鐘同樣困難的問(wèn)題，而且不可行。
作為代替，在形成回路前完成序列時(shí)，使BWB區(qū)塊中的各個(gè)狀態(tài)機(jī)向其相鄰元素發(fā)出信號(hào)。因此發(fā)信號(hào)的距離很短。實(shí)際上，各個(gè)BWB向其相鄰元素發(fā)出信號(hào)在下一個(gè)RTWO循環(huán)(或1/2循環(huán))中其將使“回路”變?yōu)闋顟B(tài)0，所接收的BWB將此作為在其下一個(gè)RTWO時(shí)鐘邊沿變?yōu)闋顟B(tài)0的命令，以最終確保晶片上所有BWB狀態(tài)同步。(對(duì)于此的能量消耗很低--頻率為小于RTWO頻率的Nx并且負(fù)載電容僅為在各個(gè)BWB處的一對(duì)接收器門(mén)電路。)此方法的缺陷在于其在整個(gè)晶片使其多循環(huán)狀態(tài)機(jī)同步之前，進(jìn)行Nx(BWB的數(shù)目)RTWO時(shí)鐘循環(huán)。
為減輕此，可能從主要BWB“扇出”(fan-out)以驅(qū)動(dòng)來(lái)自各個(gè)BWB的4個(gè)相鄰元素。
所有此邏輯的結(jié)果在于存在“全局”，意即，可用次數(shù)的晶片寬度序列(或RTWO循環(huán))，其允許在整個(gè)晶片上的同步響應(yīng)的邏輯率比f(wàn)RTWO低。
BWB電路細(xì)節(jié)來(lái)自定序器/狀態(tài)機(jī)的Qn和*Qn輸出執(zhí)行圖1的此功能，并且其在BWB區(qū)塊之間的嵌入串行鏈上可見(jiàn)。Qn和*Qn是在定序器內(nèi)的回路最終狀態(tài)的實(shí)情和補(bǔ)充。
圖2/D2展示了兩個(gè)可能的定序器狀態(tài)機(jī)的波形。所述機(jī)器可為簡(jiǎn)單的具有輸出邏輯以產(chǎn)生最終狀態(tài)(即，N-1)的/N計(jì)數(shù)器，或?yàn)椤皢斡|發(fā)(One-Hot)”a.k.a“移動(dòng)點(diǎn)”狀態(tài)機(jī)，其中最終狀態(tài)在確切的輸出上被發(fā)送信號(hào)。
圖2a/D2說(shuō)明了一個(gè)具有“后進(jìn)先出”輸入和“后出先進(jìn)”輸出的/N計(jì)數(shù)器，其允許通過(guò)在BWB中的先前/N計(jì)數(shù)器而使其同步，并且允許其使用其后出先進(jìn)而使隨后BWB中的下一個(gè)/N計(jì)數(shù)器同步。
恰在所述/N計(jì)數(shù)器回到內(nèi)部為零之前，后出先進(jìn)計(jì)數(shù)升高。后進(jìn)先出為寄存輸入，其在邏輯高時(shí)強(qiáng)制計(jì)數(shù)器在其下一次計(jì)數(shù)時(shí)變?yōu)橛?jì)數(shù)0。
序列可用以產(chǎn)生任意波形。在最簡(jiǎn)單的情況下，/N計(jì)數(shù)器為定序器，當(dāng)給予其全部N時(shí)鐘脈沖時(shí)，其給出0-＞1-＞0的輸出序列。
任意波形可通過(guò)使用與選通和輸出緩沖器耦合的N狀態(tài)定序器(“單觸發(fā)編碼器”(one-hot encoder))或“移動(dòng)點(diǎn)”)來(lái)制作更通用目的的時(shí)鐘波形發(fā)生器。
此與所述/N計(jì)數(shù)器具有類(lèi)似的多循環(huán)同步化系統(tǒng)并且先前已討論過(guò)。其使用*SYNC和SYNC輸入以接收來(lái)自前一級(jí)的*Qn和Qn輸入，并且向下一級(jí)輸出其自身的*Qn和Qn。
注意同步化為N時(shí)鐘同步，其中存在依據(jù)在RTWO線上BWB區(qū)塊的位置而定的循環(huán)內(nèi)相位偏移。
圖2b/D2展示出基于定序器的“移動(dòng)點(diǎn)”結(jié)構(gòu)圖和定時(shí)序列。主要BWB(BWBO)與其它BWB不同，原因在于其經(jīng)由MUX從其輸出中產(chǎn)生自身的反饋。
如果需要，那么(當(dāng)連接到晶片上或晶片外微處理器時(shí))MUX的選擇允許在序列長(zhǎng)度上進(jìn)行程序化的變化。
一種制作這個(gè)移動(dòng)點(diǎn)寄存器的方法是使用移位寄存器元件。諸如圖3/D3中所示，另一種方法是使用專(zhuān)用邏輯。說(shuō)明雙“移動(dòng)點(diǎn)”發(fā)生器獲得在輸出Q0...Q9.5上真實(shí)和補(bǔ)充的單觸發(fā)編碼信號(hào)。這個(gè)實(shí)例給出一個(gè)20位(bit)的序列，并且對(duì)稱地裝載RTWO線，RTWO_A和RTWO_B。所述狀態(tài)提前于RTWO時(shí)鐘信號(hào)的各個(gè)1/2循環(huán)(即，旋轉(zhuǎn))。
圖4/D4展示出用來(lái)組成圖3的帶的一位“移動(dòng)點(diǎn)”元件的內(nèi)部組件。
*SYNC和SYNC等同于圖式左側(cè)的信號(hào)，Qn和*Qn等同于右側(cè)的信號(hào)Q9.5和*Q9.5。
使用“移動(dòng)點(diǎn)”序列的波發(fā)生器比/N計(jì)數(shù)器更具靈活性。
可使用具有以1/2RTWO時(shí)鐘周期的分辨率數(shù)字地界定的邏輯高和邏輯低時(shí)間的任意波形。
圖5/D5展示出一個(gè)電路，其經(jīng)由圖6/D6所示緩沖器與移動(dòng)點(diǎn)發(fā)生器輸出對(duì)接，以按照RTWO 1/2周期的高分辨率數(shù)字地設(shè)定輸出時(shí)鐘波形(CLK_ARB)“開(kāi)”和“關(guān)”的時(shí)間。
在SET寄存器中的“1”開(kāi)啟在移動(dòng)點(diǎn)序列中的所述序列的CLK_ARB輸出。類(lèi)似地，在RESET寄存器中的“0”斷開(kāi)在所述序列中所述時(shí)刻的輸出。CLK_ARB可以每個(gè)RTWO周期的最大率轉(zhuǎn)換一次并且以每個(gè)RTWO周期/N序列長(zhǎng)度的最小率轉(zhuǎn)換一次，從而給出20點(diǎn)定序器的fRTWO/10的頻率(兩次轉(zhuǎn)換)范圍。CLK_ARB的靈活性來(lái)源于可編程能力。
--可通過(guò)設(shè)定狀態(tài)改變處的全局序列數(shù)字而調(diào)節(jié)頻率。
--可獨(dú)立設(shè)定邏輯高時(shí)間(high time)、邏輯低時(shí)間(low time)——此有助于脈沖時(shí)鐘。
--去時(shí)滯--邏輯高周期和邏輯低周期的開(kāi)端的可編程全局序列數(shù)字可對(duì)于在BWB中的各個(gè)時(shí)鐘個(gè)別地編程--有效地允許可編程去時(shí)滯到％RTWO周期的分辨率(如，50pS@10GHz RTWO頻率)。
--選通--可能會(huì)關(guān)斷選通時(shí)鐘--可產(chǎn)生選通脈沖和其它特定非標(biāo)準(zhǔn)同步信號(hào)并且其將全局同步。
對(duì)于各個(gè)BWB而言，可局部地產(chǎn)生一個(gè)以上的CLK_ARB；在所述情況中，對(duì)所產(chǎn)生的各個(gè)獨(dú)立時(shí)鐘重新產(chǎn)生SET和RESET以及緩沖器電路。BWB序列可為任何所需要的長(zhǎng)度并且依據(jù)所需要的最小頻率而定。
并非所有BWB都需要具有同樣的序列長(zhǎng)度(當(dāng)長(zhǎng)20的定序器鏈結(jié)到長(zhǎng)10的定序器時(shí)，可使用OR門(mén)來(lái)分發(fā)在中間點(diǎn)的SYNCH脈沖)。
當(dāng)使用BWB時(shí)，可以對(duì)于傳統(tǒng)應(yīng)用而言頻率減小時(shí)鐘率(clock rate)，得到與真實(shí)單相計(jì)時(shí)非常接近的近似值。
任意(重新建構(gòu))的波形邊沿與RTWO波的局部到達(dá)同步。對(duì)于具有360度，需要在RTWO上的邊沿的2次旋轉(zhuǎn)(每次旋轉(zhuǎn)180度)的常規(guī)、規(guī)則RTWO回路陣列而言，其在回路上最遠(yuǎn)兩點(diǎn)之間的非同步度的最高水平(對(duì)角地相對(duì)來(lái)者--彼此相差半個(gè)旋轉(zhuǎn))即，在Foverclock相差90度(一個(gè)循環(huán))。
指定在RTWO上的一個(gè)單點(diǎn)為“相位角零”點(diǎn)；將發(fā)現(xiàn)通過(guò)使用*CLK或CLK線，任何其它點(diǎn)在相位誤差上不可能超過(guò)+/-90度(例如，從-90移到+95度點(diǎn)，你可使用其它相位并且所述+95度變?yōu)?85度)。
在10GHz處，此為+/-25pS，代表適當(dāng)?shù)靥幱?0％典型時(shí)滯預(yù)算內(nèi)的1GHz“虛單相”時(shí)鐘的+/-2.5％。
誤差是穩(wěn)定并且可計(jì)算的，而且可通過(guò)向最小延遲增加時(shí)間來(lái)防止任何競(jìng)態(tài)條件而加以解釋。相位已知的事實(shí)使得其比時(shí)滯隨機(jī)變化的抖動(dòng)(jitter)較容易處理。
BWB通過(guò)內(nèi)接線(interwiring line)而彼此同步，所述內(nèi)接線來(lái)自以串行鏈方式供給下一級(jí)*SYNC SYNCH輸入的一級(jí)Qn輸出。
受控時(shí)鐘選通和有序關(guān)閉涉及不能確定Qn*Qn來(lái)自主要BWB。
在與起始過(guò)程相反的過(guò)程中，BWB將會(huì)順次停止(因?yàn)槠銼YNCH脈沖停止)。
或者，個(gè)別BWB可改變其序列數(shù)據(jù)，以允許實(shí)施新波形、相位、頻率的變化。
速度變化涉及將新數(shù)據(jù)裝載到SEQ_CTRL寄存器中，其在計(jì)數(shù)#0或任何其它適當(dāng)?shù)挠?jì)數(shù)碼之前得到更新。
在各序列后，用于不同序列數(shù)據(jù)的陣列存儲(chǔ)待載入(有效地延長(zhǎng)了序列)。
BWB和定序器也可用于制造特殊時(shí)鐘，例如，同步交換信號(hào)、選通脈沖等。
絕熱時(shí)鐘的產(chǎn)生--圖7/D7、圖8/D8(圖5和圖6中所示機(jī)制的替代)因?yàn)楫?dāng)行波繞閉合路徑行進(jìn)時(shí)，電(電容性)和磁性(電感性)能量連續(xù)再使用，所以RTWO信號(hào)節(jié)約能量。當(dāng)RTWO回路應(yīng)用于VLSI尺寸時(shí)，其傾向于產(chǎn)生非常高的頻率。
為支持傳統(tǒng)的介面和時(shí)鐘頻率，先前已提到對(duì)于RTWO的頻率劃分(即，劃分時(shí)鐘頻率以產(chǎn)生另一個(gè)更低的時(shí)鐘頻率)。
很不幸，如剛才所述的常規(guī)分頻器和緩沖器并不絕熱，即，其在驅(qū)動(dòng)負(fù)載電容時(shí)耗散能量。
此部分描述了絕熱分頻的原理。然而，可能涉及其它選擇來(lái)降低RTWO。
--制定更高的電感值來(lái)降低該線路--增加負(fù)載電容來(lái)降低線路--在區(qū)域的周?chē)袄p繞”RTWO線路的多個(gè)回路以延伸傳輸線長(zhǎng)度但維持周長(zhǎng)。
本文所概述的絕熱分頻器給出另一個(gè)“降速”選擇。在諸如RTWO的脈沖傳輸線系統(tǒng)中，線電流對(duì)前向行進(jìn)的“邊沿”的分布式電容進(jìn)行充電。能夠控制所述電流從而以與主回路頻率同步相關(guān)的頻率來(lái)對(duì)其它電容充電和放電并且因此產(chǎn)生低頻率。RTWO線并不“了解”所述差別。
在實(shí)踐中，這很難采用除非?，F(xiàn)代的(0.18u或更小)CMOS方法之外的其它任何有效方式來(lái)達(dá)到。
所使用的原理為觀察頻率F的2相時(shí)鐘在頻率F/N處可分為(2*N)相(參見(jiàn)圖8/D8)。一個(gè)簡(jiǎn)單實(shí)例是將2相4GHz時(shí)鐘分為4相2GHz時(shí)鐘。
表1在序列期間切換操作

切換由“單觸發(fā)”狀態(tài)機(jī)控制，其類(lèi)似于對(duì)BWB單元所進(jìn)行的描述，但此處僅為4狀態(tài)機(jī)。
視需要，上述晶體管可在先前穩(wěn)定狀態(tài)(高峰水平)被激活以允許晶體管在下一邊沿發(fā)生之前具有開(kāi)啟時(shí)間，并且此意味著晶體管在安靜時(shí)開(kāi)啟，以具有較低的損耗。
標(biāo)記有“邏輯”的單元并入簡(jiǎn)單門(mén)電路以達(dá)到在上表中的*項(xiàng)需要的額外輸出選通。如果沒(méi)有所述選擇，那么輸出0、0.5...1.5僅直接驅(qū)動(dòng)用于正交輸出的NMOS晶體管的一或多個(gè)門(mén)電路。
采用正交信號(hào)序列無(wú)特定原因(圖8/D8的左側(cè))而且可產(chǎn)生任何數(shù)目相位的任何序列。僅有的限制是(理想地)RTWO時(shí)鐘的各個(gè)邊沿應(yīng)每次都切換到相同的電容。
一種有用的版本為在定時(shí)圖右側(cè)展示的“單觸發(fā)”計(jì)時(shí)方案。盡管在MOSFET和RTWO傳輸線導(dǎo)體的“開(kāi)啟”電阻損耗I2R的能量，但是在J、K、L、M產(chǎn)生的這些時(shí)鐘信號(hào)能夠絕熱地驅(qū)動(dòng)電容，即，不受CV2F能量的影響。
理論上，可從任何時(shí)鐘絕熱地導(dǎo)出切換晶體管柵極電容，因此這不會(huì)引起能量浪費(fèi)。
用于主RTWO線的有效電容因?yàn)樵谌魏螘r(shí)刻，RTWO(微分地)對(duì)兩個(gè)串聯(lián)電容充電，所以各個(gè)所述/2頻率輸出相位的電容性負(fù)載為C_慢(代表邏輯負(fù)載電容)，接著在RTWO處所呈現(xiàn)的用于分析速率和阻抗的微分電容為C_慢/2。RTWO線照常運(yùn)行，未察覺(jué)在絕熱分頻器處(位于環(huán)的任何地方可為任意數(shù)目的分頻器)發(fā)生的“分相”——其僅照常驅(qū)動(dòng)電容。
上述說(shuō)明考慮了局部電容性負(fù)載的驅(qū)動(dòng)。
或者或另外，時(shí)鐘可驅(qū)動(dòng)其它傳輸線，例如驅(qū)動(dòng)“單觸發(fā)”脈沖時(shí)鐘到遠(yuǎn)端位置。
實(shí)際上，J、K、L或M時(shí)鐘充當(dāng)在RTWO線能量上的支路并且對(duì)于低反射能量流要求阻抗匹配(相同的條件適用作電容，即，RTWO線應(yīng)在序列的各個(gè)部分看到相同的阻抗)。
能量的重組多相分頻時(shí)鐘固有地為雙向并且能夠沿任一個(gè)方向在J、K、L、M和RTWOA、RTWO B之間傳遞能量。有趣的是，JKLM抽頭傳輸線的“遠(yuǎn)端”可通過(guò)使用在另一BWB處的JKLM相位點(diǎn)而重組回RTWO線的另一位置中。序列數(shù)字全局同步并且將對(duì)于Mosfet切換來(lái)校正定時(shí)以從任一JKLM向RTWO線中發(fā)送信號(hào)。(阻抗匹配和計(jì)時(shí)考慮因素應(yīng)用)。
本文所展示的J、K、L、M相位方案的另一用途是使其在2相F RTWO回路與4相回路之間(將Tw0纏繞在周邊--替代性方法)的1/2F回路同步。(能量可以在其間流動(dòng)并且可使其一起同步)。
掃描測(cè)試在BWB結(jié)構(gòu)圖(圖1B/D1)中展示了掃描測(cè)試區(qū)塊。標(biāo)準(zhǔn)JTAG邊界掃描移位寄存器系統(tǒng)可與所建議的全局串行數(shù)據(jù)介面兼容，以允許掃描鏈?zhǔn)竭壿嫻蚕硐嗤腄AT入/出、作為其他BWB組件的SCLK總線。
FLL 鎖頻回路為使不具有PLL的RTWO晶片陣列與其所有的抖動(dòng)、帶寬和區(qū)域問(wèn)題同步，每個(gè)VLSI晶片僅需要一個(gè)單獨(dú)的FLL控制器。
先前申請(qǐng)案描述了晶片之間的被動(dòng)式傳輸線鏈路如何能夠使得其上的相同頻率RTWO一起同步。
如果幾個(gè)環(huán)的頻率差異很小，那么晶片之間的弱(即＞＞Z環(huán))相干鏈路將兩晶片拉在一起。
--使初始頻率差別變小是剩余的議題。
鎖頻是一個(gè)好方法使用鎖頻回路——由上序/下序計(jì)數(shù)器制成的非常簡(jiǎn)單的裝置——或可使用高精度電荷泵電路。
REF CLK可來(lái)自外部低頻F參考——F int可來(lái)自RTWO時(shí)鐘/N；--相位并不重要，因此邊沿率等延遲并不重要，你無(wú)需試圖控制相位，僅F；--使用切換電容器或可變電抗器來(lái)控制RTWO頻率；--使用INNERMOST(圖1/D1中央位置所展示)RTWO環(huán)(距離鎖頻連接處所在的外圍最遠(yuǎn))來(lái)測(cè)量并且鎖定RTWO頻率。
此環(huán)將或多或少地獨(dú)立于注入所述遠(yuǎn)端環(huán)中的非同步信號(hào)上的頻率效應(yīng)。
--隨著多RTWO晶片的最內(nèi)環(huán)以同樣的頻率運(yùn)行，對(duì)于外部世界而言沒(méi)有絕對(duì)較好的相對(duì)相位(畢竟其正在旋轉(zhuǎn))，因此易于使其相位與介入信號(hào)同步——將由于旋轉(zhuǎn)而損耗能量直至完全同步為止。
越接近同步，能量損耗越少——預(yù)防措施--弱鏈結(jié)受滑移量的影響——除非存在許多鏈結(jié)，否則RTWO必須非常穩(wěn)固。
注意上述僅以一個(gè)頻率工作——由晶片傳輸線關(guān)斷時(shí)間確定?！獮楣潭ㄋ鲱l率，也可使用外部RTWO安培型裝置來(lái)調(diào)整那些線——但使整體協(xié)調(diào)變得棘手。
FLL系統(tǒng)細(xì)節(jié)(許多可能方法中的)兩種方法(1)--雙電荷泵--一個(gè)將電流泵入，另一個(gè)將其泵出。--校準(zhǔn)--以相同時(shí)鐘驅(qū)動(dòng)兩泵，并且調(diào)整直至無(wú)輸出為止--需要多路復(fù)用器(mux)；(2)--上序/下序計(jì)數(shù)器。
參考″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 pp v，第77-92頁(yè)。
方法1諸如圖9/D9中所示的電荷泵頻率控制器。
目的將RTWO的頻率鎖定為外部參考頻率的幾倍；比較兩個(gè)頻率并且輸出與所述頻率之間的差值成比例的控制信號(hào)，以控制應(yīng)用于RTWO線的可變電抗器(或切換電容器)以調(diào)制旋轉(zhuǎn)時(shí)間，并且因此調(diào)制頻率。
非相位鎖定回路
/N計(jì)數(shù)器是用于將RTWO頻率劃分為較低頻率以用于匹配低速外部參考F。在低頻下進(jìn)行頻率比較以緩和如果為全速參考則難以控制的參考時(shí)鐘分布。
反相器IA、I1、IB、I2-CMOS反相器(Pch/Nch)--由電源VDD供電，0V功能--在F1頻率(其RTWO頻率或其/N版本頻率)的各個(gè)循環(huán)中，等于C1*VDD的電荷被泵入電流鏡P1中。
--在F2頻率(參考clk的頻率)的各個(gè)循環(huán)中，等于C2*VDD的電荷被泵入電流鏡P2中。
當(dāng)頻率相等時(shí)，上述兩電流的電流值(電荷*頻率)相等(因?yàn)镃1＝C2)。
在此情形中，匹配的晶體管P1、P2將迫使零電流流向P2漏極，保持電壓“VARACTORV”穩(wěn)定。
頻率失配引起P1、P2電流的失配，并且“VARACTORV”在一個(gè)方向上以與頻率的失配成比例的幅度擺動(dòng)。此調(diào)整可變電抗器的電壓，并且因此調(diào)整RTWO頻率以將RTWO頻率恢復(fù)為幾倍于低速參考時(shí)鐘的頻率。
這是原理上的描述，其可應(yīng)用于在此項(xiàng)技術(shù)中已知的其它電荷泵方案。
在上述電路中，可能通過(guò)使用MUX將F1和F2輸入發(fā)送到相同的REF時(shí)鐘而進(jìn)行校準(zhǔn)。在此條件下，應(yīng)該沒(méi)有從VDD/2伏特偏離點(diǎn)的VARACTORV輸出漂移。CAL h和CAL l是具有經(jīng)修改的閾值的反相器，所述反相器可由狀態(tài)機(jī)讀取以確定頻率比較器是否精確。能夠通過(guò)許多方法來(lái)實(shí)現(xiàn)自身的微調(diào)整(self-trimming)，如，通過(guò)使用已知的切換電容器裝置改變C1或C2電容器(二進(jìn)制加權(quán))--或通過(guò)將可編程偏移電流注入到P1或P2漏極電流中。
可預(yù)期0.1％的精確度并且此足以允許硬線相位鎖定于RTWO的被動(dòng)式鏈路上(在更早的專(zhuān)利申請(qǐng)案中有所描述)。
方法2諸如圖10/D10中所示的數(shù)字計(jì)數(shù)器系統(tǒng)參考″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 ppv，第77-92頁(yè)。
上文所引用的參考概述出一種使用數(shù)字上序/下序計(jì)數(shù)器來(lái)比較頻率的DC電機(jī)速度控制的實(shí)際方法?？刂谱鳛橹饕芈纷兞康念l率的方法給出了比具有邊緣穩(wěn)定性的相位/頻率檢測(cè)器系統(tǒng)更穩(wěn)定的回路。操作是直截了當(dāng)?shù)?。設(shè)計(jì)一個(gè)具有UP和DOWN時(shí)鐘的二進(jìn)制計(jì)數(shù)器。UP時(shí)鐘由頻率F1供給，并且DOWN時(shí)鐘由F2供給。當(dāng)頻率匹配時(shí)，計(jì)數(shù)器得到其計(jì)數(shù)值的凈零增量或減量并且圍繞所述相同的值而改變。
添加入DAC和控制回路(在此情形中為RTWO頻率的可變電抗器控制)迫使計(jì)數(shù)器在0值附近抖動(dòng)。
使用2′s補(bǔ)碼符號(hào)的8位計(jì)數(shù)器給出與DAC成比例的+127到-128信號(hào)到輸出電流中，以直接或經(jīng)由模擬積分器來(lái)驅(qū)動(dòng)VARACTORV。
可變電抗器微調(diào)整可達(dá)到+/-20％的頻率變化，但使用切換電容器可達(dá)到更大的調(diào)諧范圍(參見(jiàn)圖16/D16)。添加入數(shù)字比較器區(qū)塊和計(jì)數(shù)器2可在可變電抗器獨(dú)自工作不足以達(dá)到鎖頻時(shí)對(duì)其進(jìn)行補(bǔ)充。計(jì)數(shù)器2的操作控制了分布于晶片周?chē)那袚Q電容器陣列--其值被分布到使用移位寄存器方案的所有BWB區(qū)塊中。
二進(jìn)制比較器的設(shè)計(jì)使得無(wú)論誤差計(jì)數(shù)器(計(jì)數(shù)器1)在何時(shí)輸出(out)，計(jì)數(shù)器2的增量或減量都分別大于8或-8(任意選擇)。此選擇增加到RTWO線的更大或更小的二進(jìn)制加權(quán)電容以使頻率處于可變電抗器微調(diào)控制可完全封閉回路的范圍內(nèi)。
圖11/D11到圖16/D16廣泛地展示出在整篇文章中所涉及區(qū)塊的組件細(xì)節(jié)(參見(jiàn)以下描述)。
文件列表TurboCadhier0.tcw--主結(jié)構(gòu)圖
hier2.tcw--用于數(shù)字地設(shè)定任意(非絕熱)時(shí)鐘發(fā)生器的“開(kāi)”時(shí)間和“關(guān)”時(shí)間(以供給到緩沖器)的機(jī)制X電路D7 adiab_l sch.ps--絕熱4相發(fā)生器的組件(也可參見(jiàn)adiab l.sda)buffer block.ps--具有單獨(dú)輸入以控制交叉條件的非絕熱CMOS緩沖器D9 chargepump fcomp.ps--電荷泵頻率比較方法D10 counter fcomp.ps--頻率比較的數(shù)字上序/下序計(jì)數(shù)器方法D2、D5 moving spot reg.ps--一種制作“移動(dòng)點(diǎn)”寄存器的方法D3 spotmove elem.ps--基本移動(dòng)點(diǎn)元件XA.ps的擴(kuò)展D11--切換尺寸反相器單元(數(shù)字受控)D12--選通脈沖單元(在沒(méi)有SCLK的情況下用于自動(dòng)產(chǎn)生選通脈沖)D13--移位寄存器(一位)D14--鎖存器單元(用于保持具有選通脈沖的移位寄存器值)D15--用于數(shù)字尺寸RTWO反相器單元的完整單元(背-背(back-back))D16--用于數(shù)字受控的切換RTWO電容器的完整單元D17-切換電容器(一位)StarofficeD7 adiab_l.sda--可絕熱地產(chǎn)生的可能的4相時(shí)鐘信號(hào)序列fdiv_l.sda-/N計(jì)數(shù)器區(qū)塊和“移動(dòng)的圖樣雖然已參考本發(fā)明的某些優(yōu)選版本十分詳細(xì)地描述了本發(fā)明，但其它版本也是可能的。因此，上文的權(quán)利要求書(shū)的精神和范疇不應(yīng)限定于對(duì)本文所含有的優(yōu)選版本的描述。
權(quán)利要求
1.一種用來(lái)分布相關(guān)時(shí)鐘遍及一個(gè)具有復(fù)數(shù)個(gè)模塊的系統(tǒng)的計(jì)時(shí)網(wǎng)絡(luò)，所述網(wǎng)絡(luò)包含由位于遍及所述系統(tǒng)的復(fù)數(shù)個(gè)互連回路提供的旋轉(zhuǎn)行波振蕩器，所述旋轉(zhuǎn)行波振蕩器的每個(gè)回路在一個(gè)抽頭位置提供一對(duì)相反定相時(shí)鐘；一個(gè)鎖頻回路，其接收一個(gè)來(lái)自一個(gè)參考時(shí)鐘輸入的穩(wěn)定頻率源并且提供一個(gè)用來(lái)調(diào)諧所述旋轉(zhuǎn)行波振蕩器的所述頻率的回路受控輸出；一個(gè)位于所述系統(tǒng)大約中央位置的主要二進(jìn)制波形區(qū)塊，所述主要二進(jìn)制波形區(qū)塊具有一對(duì)連接到所述旋轉(zhuǎn)行波振蕩器的時(shí)鐘輸入并且向一或多個(gè)鄰近模塊提供一對(duì)同步輸出和一個(gè)局部時(shí)鐘；和一或多個(gè)次要二進(jìn)制波形區(qū)塊，其遍及所述系統(tǒng)的各個(gè)位置，其中的每個(gè)次要二進(jìn)制波形區(qū)塊具有連接到所述旋轉(zhuǎn)行波振蕩器的一對(duì)同步輸入和一對(duì)時(shí)鐘輸入，至少一個(gè)所述次要二進(jìn)制波形區(qū)塊的所述同步輸入被連接到所述主要二進(jìn)制波形區(qū)塊的所述同步輸出，所述次要波形區(qū)塊向一或多個(gè)鄰近模塊提供一對(duì)同步輸出和局部時(shí)鐘。
2.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述鎖頻回路通過(guò)使用一個(gè)可變電抗器調(diào)諧所述旋轉(zhuǎn)行波振蕩器的所述頻率。
3.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述鎖頻回路通過(guò)使用復(fù)數(shù)個(gè)切換電容器調(diào)諧所述旋轉(zhuǎn)行波振蕩器的所述頻率。
4.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中在一個(gè)回路上的所述相反定相時(shí)鐘具有一個(gè)依據(jù)所述回路上一個(gè)波的傳送時(shí)間而定的頻率；并且其中所述鎖頻回路包括一個(gè)接收所述旋轉(zhuǎn)行波振蕩器的一個(gè)抽頭的電荷泵和所述參考時(shí)鐘，并且提供一個(gè)與所述振蕩器的所述頻率和所述參考時(shí)鐘的所述頻率之間的差值成比例的控制信號(hào)。
5.根據(jù)權(quán)利要求4所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述鎖頻回路包括一個(gè)控制所述旋轉(zhuǎn)行波振蕩器的所述頻率的可變電抗器，并且所述可變電抗器由所述控制信號(hào)來(lái)調(diào)諧。
6.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述鎖頻回路包括一個(gè)上序/下序計(jì)數(shù)器，其具有一個(gè)用來(lái)接收所述參考時(shí)鐘的第一輸入和一個(gè)用來(lái)接收所述旋轉(zhuǎn)行波振蕩器的一個(gè)抽頭的第二輸入，并且具有提供一個(gè)與所述振蕩器的所述頻率和所述參考時(shí)鐘的所述頻率之間的差值成比例的數(shù)字頻率誤差信號(hào)的復(fù)數(shù)個(gè)輸出；和一個(gè)數(shù)字模擬轉(zhuǎn)換器，其用來(lái)將所述數(shù)字誤差信號(hào)轉(zhuǎn)換成一個(gè)模擬信號(hào)。
7.根據(jù)權(quán)利要求6所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述鎖頻回路包括一個(gè)控制所述旋轉(zhuǎn)行波振蕩器的所述頻率的可變電抗器，并且所述可變電抗器由所述模擬信號(hào)來(lái)調(diào)諧。
8.根據(jù)權(quán)利要求7所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述鎖頻回路包括一對(duì)比較器，其用來(lái)檢測(cè)所述頻率誤差計(jì)數(shù)器的所述輸出何時(shí)大于或小于一個(gè)預(yù)定常數(shù)；另一個(gè)具有復(fù)數(shù)個(gè)輸出的上序/下序計(jì)數(shù)器，當(dāng)所述頻率誤差上序/下序計(jì)數(shù)器的所述輸出大于所述預(yù)定常數(shù)時(shí)，其二進(jìn)制值降低，并且當(dāng)所述輸出小于所述預(yù)定常數(shù)時(shí)，其二進(jìn)制值增加；和一個(gè)用來(lái)調(diào)諧所述旋轉(zhuǎn)行波振蕩器的電容器陣列，所述陣列包括接收來(lái)自其他上序/下序計(jì)數(shù)器的輸出并且將每個(gè)電容器連接到所述旋轉(zhuǎn)行波振蕩器的復(fù)數(shù)個(gè)切換器，其他計(jì)數(shù)器的所述復(fù)數(shù)個(gè)輸出確定所述陣列的哪一個(gè)電容器被連接到所述旋轉(zhuǎn)行波振蕩器。
9.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述次要二進(jìn)制波形區(qū)塊僅接收來(lái)自四個(gè)其它次要二進(jìn)制波形區(qū)塊的同步輸入。
10.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述二進(jìn)制波形電路包括一個(gè)除以N的計(jì)數(shù)器。
11.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中所述二進(jìn)制波形電路包括一個(gè)單觸發(fā)移動(dòng)點(diǎn)定序器。
12.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中一個(gè)二進(jìn)制波形電路包括一個(gè)絕熱分頻器。
13.根據(jù)權(quán)利要求1所述的計(jì)時(shí)網(wǎng)絡(luò)，其中一個(gè)二進(jìn)制波形電路包括一個(gè)單觸發(fā)移動(dòng)點(diǎn)定序器和一個(gè)絕熱分頻器。
14.一種用來(lái)提供相干時(shí)鐘遍及一個(gè)具有復(fù)數(shù)個(gè)模塊的系統(tǒng)的方法，所述方法包含使一個(gè)包括一或多個(gè)互連回路的旋轉(zhuǎn)行波振蕩器與一個(gè)參考時(shí)鐘同步；使用所述旋轉(zhuǎn)行波振蕩器和二進(jìn)制波形區(qū)塊導(dǎo)出一或多個(gè)局部時(shí)鐘，以使得每個(gè)所述模塊具有至少一個(gè)局部時(shí)鐘；和使所述二進(jìn)制波形區(qū)塊彼此同步以迫使所述局部時(shí)鐘彼此相干。
15.根據(jù)權(quán)利要求14所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)以下步驟執(zhí)行一個(gè)參考時(shí)鐘和一個(gè)旋轉(zhuǎn)行波振蕩器的同步比較所述旋轉(zhuǎn)行波振蕩器的所述頻率與所述參考時(shí)鐘的所述頻率，確定所述兩個(gè)頻率之間的差值，和基于所述差值來(lái)調(diào)諧所述旋轉(zhuǎn)行波振蕩器。
16.根據(jù)權(quán)利要求15所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)使用一個(gè)電荷泵來(lái)執(zhí)行所述旋轉(zhuǎn)行波振蕩器的所述頻率和所述參考時(shí)鐘的所述頻率的比較和所述差值的確定。
17.根據(jù)權(quán)利要求15所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)使用一個(gè)上序/下序計(jì)數(shù)器來(lái)執(zhí)行所述旋轉(zhuǎn)行波振蕩器的所述頻率和所述參考時(shí)鐘的所述頻率的比較和所述差值的確定。
18.根據(jù)權(quán)利要求14所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)控制一個(gè)連接到所述旋轉(zhuǎn)行波振蕩器的可變電抗器來(lái)執(zhí)行所述行波振蕩器的調(diào)諧。
19.根據(jù)權(quán)利要求14所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)控制一個(gè)連接到所述旋轉(zhuǎn)行波振蕩器的切換電容器陣列來(lái)執(zhí)行所述行波振蕩器的調(diào)諧。
20.根據(jù)權(quán)利要求14所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)使用一個(gè)除以N計(jì)數(shù)器來(lái)合成所述局部時(shí)鐘從而執(zhí)行一或多個(gè)局部時(shí)鐘的導(dǎo)出。
21.根據(jù)權(quán)利要求14所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)使用一個(gè)單觸發(fā)移動(dòng)點(diǎn)定序器來(lái)合成所述局部時(shí)鐘從而執(zhí)行一或多個(gè)局部時(shí)鐘的導(dǎo)出。
22.根據(jù)權(quán)利要求14所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)使用一個(gè)絕熱分頻器來(lái)合成所述局部時(shí)鐘從而執(zhí)行一或多個(gè)局部時(shí)鐘的導(dǎo)出。
23.根據(jù)權(quán)利要求14所述的用來(lái)提供相干時(shí)鐘的方法，其中通過(guò)使用一個(gè)絕熱分頻器和一個(gè)單觸發(fā)移動(dòng)點(diǎn)定序器來(lái)合成所述局部時(shí)鐘從而執(zhí)行一或多個(gè)局部時(shí)鐘的導(dǎo)出。
全文摘要
一種用來(lái)分布相干時(shí)鐘于一個(gè)系統(tǒng)中的系統(tǒng)和方法。通過(guò)使用一個(gè)鎖頻回路使得一個(gè)旋轉(zhuǎn)行波振蕩器和一個(gè)參考時(shí)鐘同步。復(fù)數(shù)個(gè)二進(jìn)制波形區(qū)塊是用來(lái)為系統(tǒng)中每個(gè)模塊合成局部時(shí)鐘。所述局部時(shí)鐘是由所述旋轉(zhuǎn)行波振蕩器合成的。使每個(gè)所述二進(jìn)制波形區(qū)塊與其最近的相鄰元素同步以使得經(jīng)合成的局部時(shí)鐘彼此相位相干。二進(jìn)制波形區(qū)塊可包括一個(gè)除以N的計(jì)數(shù)器、一個(gè)單觸發(fā)移動(dòng)點(diǎn)定序器或一個(gè)絕熱分頻器。所述鎖頻回路可包括一個(gè)電荷泵或一個(gè)上序/下序計(jì)數(shù)器和一個(gè)切換電容器陣列以調(diào)諧所述旋轉(zhuǎn)行波振蕩器。
文檔編號(hào)G06F17/50GK1808328SQ20051005548
公開(kāi)日2006年7月26日 申請(qǐng)日期2003年2月14日 優(yōu)先權(quán)日2002年2月15日
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