專利名稱：讀出放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種讀出放大器(sense amplifier)，特別是涉及一種可以增加讀出電壓的讀出范圍的讀出放大器。
背景技術(shù)：
由于非易失性存儲器在沒有電力提供下仍可長期保存數(shù)據(jù)，已成為目前存儲器的主流。以磁阻式存儲器(Magnetoresistive RAM，MRAM)與電阻式存儲器(Resistive RAM，RAM)來說，其儲存數(shù)據(jù)的方式是利用存儲器內(nèi)存儲單元的阻值不同來區(qū)分0或1的數(shù)據(jù)。而讀取磁阻式存儲器與電阻式存儲器內(nèi)的數(shù)據(jù)便是利用與流經(jīng)一參考存儲單元的電流比較，進(jìn)而得知存儲單元儲存的數(shù)據(jù)。一般來說，讀取的方式均是利用一讀出放大器(SenseAmplifier，SA)來讀出存儲單元內(nèi)的電流，以得知存儲單元的狀況。因?yàn)榇鎯卧獌?nèi)邏輯狀態(tài)0與1時(shí)具有不同電阻值，在對存儲單元施加一偏壓后，便會有不同的電流，藉由判斷電流的大小來得知存儲單元內(nèi)邏輯狀態(tài)0或1。
此外，存儲單元的讀取速度亦與讀出放大器有相當(dāng)?shù)年P(guān)系。讀出放大器判斷存儲單元狀態(tài)所需的時(shí)間越短越好，而讀出的時(shí)間除了取決于讀出放大器本身外，也與流經(jīng)存儲單元的電流大小有關(guān)。
圖1為一現(xiàn)有的讀出放大器的電路示意圖?？刂齐娏髟?1耦接一高電壓源VDD與晶體管N11的漏極與柵極。一電阻組件R耦接晶體管N11的源極與一地電位。晶體管P11的源極耦接高電壓源VDD，其柵極與漏極耦接晶體管N12的漏極與晶體管P12的柵極。晶體管P12的源極耦接高電壓源VDD，且其漏極耦接晶體管N13的漏極。晶體管N13的柵極耦接晶體管N12的柵極。存儲單元12耦接晶體管N12的源極與地電位。參考存儲單元13耦接晶體管N13的源極與地電位。存儲單元12內(nèi)具有一等效電阻Rcell且流經(jīng)該等效電阻Rcell的電流為Icell。參考存儲單元13內(nèi)具有并聯(lián)的兩電阻Rmax與Rmin，且流經(jīng)該電阻的電流分別為IH與IL?？刂齐娏髟?1用以產(chǎn)生一控制電流Ibias，并利用晶體管P11與P12的通道長寬比的不同(在圖1中為1晶體管P12的電流為Iref，流經(jīng)晶體管P11的電流為1/2Iref。電阻Rmax與Rmin分別表示存儲單元12在儲存邏輯1與邏輯0時(shí)的電阻值，而在施加一固定偏壓后便可分別得到電流IH與IL。而本技術(shù)便是利用存儲單元12在儲存邏輯1或邏輯0時(shí)的電阻值，施加以該固定偏壓，使得存儲單元電流Icell為IH或IL，并且在端點(diǎn)14與15之間產(chǎn)生一電壓差，通過一比較器判斷得知存儲單元12儲存的數(shù)據(jù)。但本技術(shù)中，參考電流Iref為IH與IL之和，因此讀出放大器須具備有將電流IH與IL除以二的功能，而這會增加讀出放大器的面積，且因流經(jīng)存儲單元12與參考存儲單元13的電流差距不大，在判斷的速度及準(zhǔn)確率會受到影響。且圖1的讀出放大器其電流讀出范圍為1/2(IL-IH)或1/2(IH-IL)，如果電流IH與IL的差異不夠大，圖1的讀出放大器就可能不夠靈敏且容易受到噪聲的干擾。
圖2為另一現(xiàn)有的讀出放大器的電路示意圖。圖2所示的電路圖為美國專利號6,762,953中所提及的電路圖。圖2中的讀出放大器亦是利用電流鏡，將Iref與Icell作處理，使得比較器21的兩個輸入端22與23讀出到的電流分別為Iref-Icell以及Icell-Iref，利用這樣的方式可得到比圖1的讀出放大器中較大的電流范圍(圖1的讀出放大器僅有Iref-Icell的電流范圍)。但在圖2中，Iref的值仍為1/2(IH+IL)，讀出放大器必須利用一外部電路將電流Iref作除二處理，或在讀出放大器內(nèi)設(shè)定電流鏡的比例為1∶2，才能使得讀出放大鏡正常運(yùn)作。在圖2的讀出放大器中，其電流讀出范圍為(IL-IH)或(IH-IL)，明顯較圖1的讀出放大器的讀出范圍增加，但是需要較多的晶體管與較多的電路面積來完成。
在現(xiàn)有技術(shù)中，讀出放大器的電流讀出范圍不是太小(如圖1)，就是需要更多的晶體管與電路面積(如圖2)，以得到較大的電流讀出范圍。因此，一個以更少的晶體管以及更簡單的電路設(shè)計(jì)來得到較大的電流讀出范圍的讀出放大器是有其必要性的。

發(fā)明內(nèi)容
本發(fā)明提供一種讀出放大器，耦接一存儲單元，包括一第一電流鏡單元、一第二電流鏡單元、一第一阻抗組件、一第二阻抗組件以及一第三電流鏡單元。該第一電流鏡單元，具有一第一輸出端與一第二輸出端，耦接一高電壓源，根據(jù)一第一電流于該第一輸出端輸出該第一電流以及于該第二輸出端輸出一第二電流，其中該第二電流為該第一電流的兩倍。該第二電流鏡單元，具有一第三輸出端，耦接一高電壓源，根據(jù)一參考電流于該第三輸出端輸出該參考電流。該第一阻抗組件，具有一第一阻抗值，耦接該第二輸出端以及一低電壓源。該第二阻抗組件，具有該第一阻抗值，耦接該第三輸出端以及該低電壓源。該第三電流鏡單元，耦接該第一輸出端、該第二輸出端以及該第三輸出端，并以該第一電流為該第三電流鏡單元的參考電流，使得流經(jīng)該第一阻抗組件的電流為該第一電流，流經(jīng)該第二阻抗組件的電流為一第四電流。
本發(fā)明還提供一種讀出放大器，包括一第一阻抗組件、一第二阻抗組件、一存儲單元電流源、一參考存儲單元電流源、第一到第八晶體管。該第一阻抗組件與該第二阻抗組件耦接一低電壓源。該存儲單元電流源，耦接一低電壓源，用以提供一第一電流。該參考存儲單元電流源，耦接該低電壓源，用以提供一參考電流。第一晶體管，具有一第一源極、一第一漏極以及一第一柵極，其中該第一源極耦接一高電壓源、該第一漏極以及該第一柵極耦接該存儲單元電流源。一第二晶體管，具有一第二源極、一第二漏極以及一第二柵極，其中該第二源極耦接該高電壓源，該第二柵極耦接該第一柵極，該第二漏極耦接該第一阻抗組件。第三晶體管，具有一第三源極、一第三漏極以及一第三柵極，其中該第三源極耦接該高電壓源，該第三柵極耦接該第一柵極。一第四晶體管，具有一第四源極、一第四漏極以及一第四柵極，其中該第四源極耦接該高電壓源，該第四漏極耦接該第二阻抗組件。第五晶體管，具有一第五源極、一第五漏極以及一第五柵極，其中該第五源極耦接該高電壓源，該第五柵極耦接該第四柵極與該第五漏極，該第五漏極耦接該參考存儲單元電流源。第六晶體管，具有一第六源極、一第六漏極以及一第六柵極，其中該第六漏極耦接該第一阻抗組件與該第二漏極，該第六源極耦接該低電壓源。第七晶體管，具有一第七源極、一第七漏極以及一第七柵極，其中該第七漏極耦接該第三漏極、該第六柵極以及該第七柵極，該第七源極耦接該低電壓源。第八晶體管，具有一第八源極、一第八漏極以及一第八柵極，其中該第八漏極耦接該第二阻抗組件與該第四漏極，該第八柵極耦接該第七柵極，該第八源極耦接該低電壓源。


圖1為一現(xiàn)有的讀出放大器的電路示意圖。
圖2為另一現(xiàn)有的讀出放大器的電路示意圖。
圖3為根據(jù)本發(fā)明的一實(shí)施例的示意圖。
圖4為圖3中第一電流鏡單元31的一實(shí)施例的電路圖。
圖5為圖3中第二電流鏡單元32的一實(shí)施例的電路圖。
圖6為圖3中第三電流鏡單元33的一實(shí)施例的電路圖。
圖7為根據(jù)本發(fā)明的另一實(shí)施例的電路示意圖。
圖8為根據(jù)本發(fā)明的另一實(shí)施例的電路示意圖。
圖9為根據(jù)本發(fā)明的另一實(shí)施例的電路示意圖。
附圖符號說明11～控制電流源12～存儲單元13～參考存儲單元14、15、22、23、31a、31b、32a～端點(diǎn)16、21、36、75、85～比較器P11、P12、N11、N12、N13、T1、T2、T3、T4、T5、T6、T7、T8、T71、T72、T73、T74、T75、T76、T77、T78、T81、T82、T83、T84、T85、T86、T87、T88～晶體管31～第一電流鏡單元32～第二電流鏡單元33～第三電流鏡單元34、72、82～第一阻抗組件35、73、83～第二阻抗組件41、71、81～存儲單元電流源51、74、84～參考電流源具體實(shí)施方式
圖3為根據(jù)本發(fā)明的一實(shí)施例的示意圖。第一電流鏡單元31耦接一高電壓源VDD，具有一第一輸出端31a與一第二輸出端31b，并根據(jù)一電流源(圖上未繪出)通過第二輸出端31b輸出一電流I1與通過第一輸出端31a輸出電流I2，其中I2＝2I1。第二電流鏡單元32耦接該高電壓源VDD，具有一輸出端32a，并根據(jù)一參考電流源(圖上未繪出)通過輸出端32a輸出一電流Iref。第三電流鏡單元33耦接第一輸出端31a、第二輸出端31b、輸出端32a以及一接地端，并以由第二輸出端31b輸出的電流I1為第三電流鏡單元33的參考電流。第一阻抗組件34耦接第一輸出端31a與一接地端，具有一阻抗值Z1。第二阻抗組件35耦接輸出端32a與一接地端，具有一阻抗值Z2。因?yàn)榈谝惠敵龆?1a耦接第三電流鏡33與第一阻抗組件34，而第三電流鏡單元33以由第二輸出端31b輸出的電流I1為參考電流，因此由第一輸出端31a流入第三電流鏡單元的電流為I1。而原先由第一輸出端31a流出的電流為I2(2I1)，因此流經(jīng)第一阻抗組件34的電流大小為I1。同理，流經(jīng)第二組抗組件35的電流I4大小為(Iref-I1)。
在本實(shí)施例中，電流I1為以一固定偏壓讀出一存儲單元所得到的電流，而當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯高電平時(shí)，以固定偏壓讀出該存儲單元所得到的電流為IH，而當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯低電平時(shí)，以固定偏壓讀出該存儲單元所得到的電流為IL。在本實(shí)施例中，參考電流Iref的大小為(IH+IL)。當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯高電平時(shí)，此時(shí)的電流I1為IH，因此在端點(diǎn)37可得到一電壓(IH×Z1)。而流經(jīng)第二阻抗組件35的電流I4大小為IL，因此在端點(diǎn)38可得到一電壓(IL×Z2)。而比較器36便可輸出一電壓差(IH×Z1-IL×Z2)。若第一阻抗組件34的阻抗值Z1等于第二阻抗組件35的阻抗值Z2，則該電壓差為(IH-IL)×Z1。
圖4為圖3中第一電流鏡單元31的一實(shí)施例的電路圖。PMOS晶體管T1具有一第一源極、第一漏極以及一第一柵極，其中第一源極耦接高電壓源VDD，第一柵極與第一漏極耦接一存儲單元電流源41，該存儲單元電流源用以產(chǎn)生存儲單元的感應(yīng)電流I1。PMOS晶體管T2具有一第二源極、第二漏極以及一第二柵極，其中第二源極耦接高電壓源VDD，第二柵極耦接第一柵極，第二漏極則耦接第一輸出端31a。PMOS晶體管T3具有一第三源極、第三漏極以及一第三柵極，其中第三源極耦接高電壓源VDD，第三柵極耦接第一柵極，第三漏極則耦接第二輸出端31b。在本實(shí)施例中，為使得第一輸出端31a輸出的電流為第二輸出端31b輸出的電流的兩倍，因此在PMOS晶體管T2的通道長寬比(W/L)設(shè)計(jì)為PMOS晶體管T3的通道長寬比的兩倍。
圖5為圖3中第二電流鏡單元32的一實(shí)施例的電路圖。PMOS晶體管T4具有一第四源極、第四漏極以及一第四柵極，其中第四源極耦接高電壓源VDD，第四漏極耦接輸出端32a。PMOS晶體管T5具有一第五源極、第五漏極以及一第五柵極，其中第五源極耦接高電壓源VDD，第五柵極與第五漏極耦接第四柵極，第五漏極還耦接一參考電流源51，該參考電流源用以產(chǎn)生參考電流Iref。利用PMOS晶體管T4與T5形成的電流鏡電路，使得輸出端32a可以輸出參考電流Iref。
圖6為圖3中第三電流鏡單元33的一實(shí)施例的電路圖。NMOS晶體管T7具有一第七源極、一第七柵極以及一第七漏極，其中第七源極與第七柵極耦接第二輸出端31b，用以接收第二輸出端31b輸出的電流I1，第七漏極耦接一接地電位。在第三電流鏡單元33中，NMOS晶體管T7根據(jù)第二輸出端31b輸出的電流I1為第三電流鏡單元33的參考電流源。第六晶體管T6具有一第六源極、一第六柵極以及一第六漏極，其中第六漏極耦接第一輸出端31a，第六柵極耦接第七柵極，第六源極耦接接地電位。第八晶體管T6具有一第八源極、一第八柵極以及一第八漏極，其中第八漏極耦接輸出端32a，第八柵極耦接第七柵極，第八源極耦接接地電位。利用NMOS晶體管T6、T7與T8形成的電流鏡電路，使得流經(jīng)NMOS晶體管T6、T7與T8的電流皆為I1，因此流經(jīng)第一阻抗組件34的電流為I1，流經(jīng)第二阻抗組件35的電流I4為(Iref-I1)。
圖7為根據(jù)本發(fā)明的另一實(shí)施例的電路示意圖。晶體管T71、T72、T73、T74以及T75的第一源/漏極耦接高電壓源VDD。晶體管T71與T72的柵極耦接晶體管T73的柵極。晶體管T71的柵極與第二源/漏極耦接一存儲單元電流源71，存儲單元電流源71是以一固定偏壓去讀出一存儲單元所得的電流Icell。當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯高電平時(shí)，以該固定偏壓讀出該存儲單元所得的電流為IH。當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯低電平時(shí)，以該固定偏壓讀出該存儲單元所得的電流為IL。晶體管T72的第二源/漏極耦接晶體管T76的第一源/漏極與第一阻抗組件72的一端點(diǎn)，其中第一阻抗組件72具有一阻抗值Zload。在本實(shí)施例中，流經(jīng)晶體管T72的電流為流經(jīng)晶體管T73的電流的兩倍，而其中一個達(dá)到此目的的方法為設(shè)計(jì)晶體管T72的通道長寬比(W/L)為晶體管T73的兩倍。晶體管T73的第二源/漏極耦接晶體管T77的第一源/漏極與柵極。晶體管T74的柵極耦接晶體管T75的柵極與第二源/漏極，晶體管T74的第二源/漏極耦接晶體管T78的第一源/漏極與第二阻抗組件73的一端點(diǎn)，其中第二阻抗組件73具有一阻抗值Zload。晶體管T75的第二源/漏極耦接一參考電流源74，參考電流源74是以該固定偏壓去讀出一參考存儲單元所得的一參考電流Iref，在本發(fā)明中，參考電流Iref為(IH+IL)。晶體管T76、T77以及T78的第二源/漏極耦接一接地電位。
當(dāng)存儲單元中儲存的數(shù)據(jù)為邏輯高電平時(shí)，此時(shí)以該固定偏壓讀出該存儲單元所得到的電流為IH(亦即Icell＝IH)。晶體管T76、T77與T78形成一電流鏡架構(gòu)，且以流入晶體管T77的電流IH為參考電流，因此流經(jīng)晶體管T76的電流為IH，流經(jīng)第一阻抗組件72的電流為IH。晶體管T74與T75形成一電流鏡架構(gòu)，故由晶體管T74流出的電流為Iref，但流經(jīng)晶體管T78的電流為IH，故流經(jīng)第二阻抗組件73的電流為IL(因?yàn)镮ref＝IH+IL)。比較器75耦接第一阻抗組件72與第二阻抗組件73，并根據(jù)電壓Vo與Vob輸出一電壓Vout，電壓Vout即為此讀出放大器的讀出范圍。在本實(shí)施例中，電壓Vo為(IH×Zload)，電壓Vob為(IL×Zload)，故電壓Vout為(IH-IL)×Zload。
當(dāng)存儲單元中儲存的數(shù)據(jù)為邏輯低電平時(shí)，此時(shí)以該固定偏壓讀出該存儲單元所得到的電流為IL(亦即Icell＝IL)。晶體管T76、T77與T78形成一電流鏡架構(gòu)，且以流入晶體管T77的電流IL為參考電流，因此流經(jīng)晶體管T76的電流為IL，流經(jīng)第一阻抗組件72的電流亦為IL。晶體管T74與T75形成一電流鏡架構(gòu)，故由晶體管T74流出的電流為Iref，但流經(jīng)晶體管T78的電流為IL，故流經(jīng)第二阻抗組件73的電流為IH(因?yàn)镮ref＝IH+IL)。比較器75耦接第一阻抗組件72與第二阻抗組件73，并根據(jù)電壓Vo與Vob輸出一電壓Vout，電壓Vout即為此讀出放大器的讀出范圍。在本實(shí)施例中，電壓Vo為(IL×Zload)，電壓Vob為(IH×Zload)，故電壓Vout為(IL-IH)×Zload。與圖1所示的現(xiàn)有讀出放大器相比，本發(fā)明的讀出放大器無論存儲單元儲存的數(shù)據(jù)為邏輯高電平或邏輯低電平，其讀出的電壓范圍都較圖1所示的讀出放大器增加一倍，且與圖2所示的讀出放大器相比，具有電路簡單且節(jié)省電路面積的優(yōu)點(diǎn)。
圖8為根據(jù)本發(fā)明的另一實(shí)施例的電路示意圖。晶體管T86、T87以及T88的第一源/漏極耦接高電壓源VDD，晶體管T87以及T88的柵極耦接晶體管T86的柵極。晶體管T86的第二源/漏極耦接晶體管T82的第一源/漏極以及第一阻抗組件82。晶體管T87的第二源/漏極耦接晶體管T87的柵極與晶體管T83的第一源/漏極。晶體管T88的第二源/漏極耦接晶體管T84的第一源/漏極以及第二阻抗組件83。存儲單元電流源81耦接高電壓源VDD與晶體管T81的第一源/漏極與柵極，存儲單元電流源81是以一固定偏壓去讀出一存儲單元所得的電流Icell。當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯高電平時(shí)，以該固定偏壓讀出該存儲單元所得的電流為IH。當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯低電平時(shí)，以該固定偏壓讀出該存儲單元所得的電流為IL。參考電流源84耦接高電壓源VDD與晶體管T85的第一源/漏極與柵極，參考電流源84是以該固定偏壓去讀出一參考存儲單元所得的一參考電流Iref，在本發(fā)明中，參考電流Iref為(IH+IL)。晶體管T81、T82、T83、T84以及T85的第二源/漏極耦接一接地電位。晶體管T82以及T83的柵極耦接晶體管T81的柵極。晶體管T84的柵極耦接晶體管T85的柵極。在本實(shí)施例中，流經(jīng)晶體管T82的電流為流經(jīng)晶體管T81的電流的兩倍，而其中一個達(dá)到此目的的方法為設(shè)計(jì)晶體管T82的通道長寬比(W/L)為晶體管T81的兩倍。此外，在本實(shí)施例中，第一阻抗組件82與第二阻抗組件83具有一阻抗值Zload。
當(dāng)存儲單元中儲存的數(shù)據(jù)為邏輯高電平時(shí)，此時(shí)以該固定偏壓讀出該存儲單元所得到的電流為IH(亦即Icell＝IH)。晶體管T86、T87與T88形成一電流鏡架構(gòu)，且以流入晶體管T87的電流IH為參考電流，因此流經(jīng)晶體管T86的電流為IH，流經(jīng)第一阻抗組件82的電流為IH。晶體管T84與T85形成一電流鏡架構(gòu)，由晶體管T84流出的電流為Iref，但流經(jīng)晶體管T88的電流為IH，故流經(jīng)第二阻抗組件83的電流為IL(因?yàn)镮ref＝IH+IL)。比較器85耦接第一阻抗組件82與第二阻抗組件83，并根據(jù)電壓Vo與Vob輸出一電壓Vout，電壓Vout即為此讀出放大器的讀出范圍。在本實(shí)施例中，電壓Vo為(VDD-IH×Zload)，電壓Vob為(VDD-IL×Zload)，故電壓Vout為(IH-IL)×Zload。
當(dāng)存儲單元中儲存的數(shù)據(jù)為邏輯低電平時(shí)，此時(shí)以該固定偏壓讀出該存儲單元所得到的電流為IL(亦即Icell＝IL)。晶體管T86、T87與T88形成一電流鏡架構(gòu)，且以流入晶體管T87的電流IL為參考電流，因此流經(jīng)晶體管T86的電流為IL，流經(jīng)第一阻抗組件72的電流亦為IL。晶體管T84與T85形成一電流鏡架構(gòu)，故由晶體管T84流出的電流為Iref，但流經(jīng)晶體管T88的電流為IL，故流經(jīng)第二阻抗組件83的電流為IH(因?yàn)镮ref＝IH+IL)。比較器85耦接第一阻抗組件82與第二阻抗組件83，并根據(jù)電壓Vo與Vob輸出一電壓Vout，電壓Vout即為此讀出放大器的讀出范圍。在本實(shí)施例中，電壓Vo為(VDD-IL×Zload)，電壓Vob為(VDD-IH×Zload)，故電壓Vout為(IL-IH)×Zload。與圖1所示的現(xiàn)有讀出放大器相比，本發(fā)明的讀出放大器無論存儲單元儲存的數(shù)據(jù)為邏輯高電平或邏輯低電平，其讀出的電壓范圍都較圖1所示的讀出放大器增加一倍，且與圖2所示的讀出放大器相比，具有電路簡單且節(jié)省電路面積的優(yōu)點(diǎn)。
圖9為根據(jù)本發(fā)明的另一實(shí)施例的電路示意圖。晶體管T91、T92、T93、T94以及T95的第一源/漏極耦接高電壓源VDD，晶體管T91的柵極耦接晶體管T92與T93的柵極，晶體管T94的柵極耦接T95的柵極。存儲單元電流源91耦接晶體管T91的第二源/漏極與柵極。存儲單元電流源91是以一固定偏壓去讀出一存儲單元所得的電流Icell。當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯高電平時(shí)，以該固定偏壓讀出該存儲單元所得的電流為IH。當(dāng)存儲單元儲存的數(shù)據(jù)為邏輯低電平時(shí)，以該固定偏壓讀出該存儲單元所得的電流為IL。晶體管T92的第二源/漏極耦接第一阻抗組件92與比較器95。晶體管T93的第二源/漏極耦接晶體管T96的第一源/漏極、晶體管T96與T98的柵極。參考電流源94耦接晶體管T95的第二源/漏極與晶體管T95的柵極。晶體管T94的第二源/漏極耦接晶體管T98的第一源/漏極、第二阻抗組件93以及比較器95。
當(dāng)存儲單元中儲存的數(shù)據(jù)為邏輯高電平時(shí)，此時(shí)以該固定偏壓讀出該存儲單元所得到的電流為IH(亦即Icell＝IH)。晶體管T91、T92以及T93形成一電流鏡架構(gòu)，使得流經(jīng)第一阻抗組件92與晶體管T96與T98形成的電流鏡的電流為IH。晶體管T94與T95形成一電流鏡架構(gòu)，由晶體管T94流出的電流為Iref，但流經(jīng)晶體管T98的電流為IH，故流經(jīng)第二阻抗組件93的電流為IL(因?yàn)镮ref＝IH+IL)。比較器95耦接第一阻抗組件92與第二阻抗組件93，并根據(jù)電壓Vo與Vob輸出一電壓Vout，電壓Vout即為此讀出放大器的讀出范圍。在本實(shí)施例中，電壓Vo為(IL×Zload)，電壓Vob為(IH×Zload)，故電壓Vout為(IH-IL)×Zload。與圖1所示的現(xiàn)有讀出放大器相比，本發(fā)明的讀出放大器無論存儲單元儲存的數(shù)據(jù)為邏輯高電平或邏輯低電平，其讀出的電壓范圍都較圖1所示的讀出放大器增加一倍，且與圖2所示的讀出放大器相比，具有電路簡單且節(jié)省電路面積的優(yōu)點(diǎn)。
當(dāng)存儲單元中儲存的數(shù)據(jù)為邏輯低電平時(shí)，此時(shí)以該固定偏壓讀出該存儲單元所得到的電流為IL(亦即Icell＝IH)。晶體管T91、T92以及T93形成一電流鏡架構(gòu)，使得流經(jīng)第一阻抗組件92與晶體管T96與T98形成的電流鏡的電流為IL。晶體管T94與T95形成一電流鏡架構(gòu)，由晶體管T94流出的電流為Iref，但流經(jīng)晶體管T98的電流為IL，故流經(jīng)第二阻抗組件93的電流為IH(因?yàn)镮ref＝IH+IL)。比較器95耦接第一阻抗組件92與第二阻抗組件93，并根據(jù)電壓Vo與Vob輸出一電壓Vout，電壓Vout即為此讀出放大器的讀出范圍。在本實(shí)施例中，電壓Vo為(IH×Zload)，電壓Vob為(IL×Zload)，故電壓Vout為(IL-IH)×Zload。與圖1所示的現(xiàn)有讀出放大器相比，本發(fā)明的讀出放大器無論存儲單元儲存的數(shù)據(jù)為邏輯高電平或邏輯低電平，其讀出的電壓范圍都較圖1所示的讀出放大器增加一倍，且與圖2所示的讀出放大器相比，具有電路簡單且節(jié)省電路面積的優(yōu)點(diǎn)。
雖然本發(fā)明已以較佳實(shí)施例披露如上，然其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍的前提下可作若干的更動與潤飾，因此本發(fā)明的保護(hù)范圍以本發(fā)明的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種讀出放大器，耦接一存儲單元，包括一第一電流鏡單元，具有一第一輸出端與一第二輸出端，耦接一高電壓源，根據(jù)一第一電流于該第一輸出端輸出該第一電流以及于該第二輸出端輸出一第二電流，其中該第二電流為該第一電流的兩倍；一第二電流鏡單元，具有一第三輸出端，耦接一高電壓源，根據(jù)一參考電流于該第三輸出端輸出該參考電流；一第一阻抗組件，具有一第一阻抗值，耦接該第二輸出端以及一低電壓源；一第二阻抗組件，具有該第一阻抗值，耦接該第三輸出端以及該低電壓源；以及一第三電流鏡單元，耦接該第一輸出端、該第二輸出端以及該第三輸出端，并以該第一電流為該第三電流鏡單元的參考電流，使得流經(jīng)該第一阻抗組件的電流為該第一電流，流經(jīng)該第二阻抗組件的電流為一第四電流。
2.如權(quán)利要求1所述的讀出放大器，其中還包括一比較器，具有兩個輸入端與一個輸出端，其中一輸入端耦接該第二輸出端，另一輸入端耦接該第三輸出端，該輸出端用以輸出一電壓差。
3.如權(quán)利要求2所述的讀出放大器，其中該電壓差為該第一電流與該參考電流的一差值乘上該第一阻抗值。
4.如權(quán)利要求1所述的讀出放大器，其中該存儲單元在儲存一邏輯電平1的數(shù)據(jù)時(shí)，接受該固定偏壓而產(chǎn)生一邏輯高電流，該存儲單元在儲存一邏輯電平0的數(shù)據(jù)時(shí)，接受該固定偏壓而產(chǎn)生一邏輯低電流。
5.如權(quán)利要求4所述的讀出放大器，其中該參考電流為該邏輯高電流與該邏輯低電流之和。
6.如權(quán)利要求1所述的讀出放大器，其中該第一電流鏡單元還包括一存儲單元電流源，耦接該低電壓源，用以提供該第一電流；一第一晶體管，具有一第一源極、一第一漏極以及一第一柵極，其中該第一源極耦接該高電壓源、該第一漏極以及該第一柵極耦接該存儲單元電流源；一第二晶體管，具有一第二源極、一第二漏極以及一第二柵極，其中該第二源極耦接該高電壓源，該第二柵極耦接該第一柵極，該第二漏極耦接該第一阻抗組件與該第三電流鏡單元；以及一第三晶體管，具有一第三源極、一第三漏極以及一第三柵極，其中該第三源極耦接該高電壓源，該第三柵極耦接該第一柵極，該第三漏極耦接該第三電流鏡單元。
7.如權(quán)利要求6所述的讀出放大器，其中該第二晶體管的一寬長比為該第一晶體管的一寬長比的兩倍。
8.如權(quán)利要求1所述的讀出放大器，其中該第二電流鏡單元還包括一參考存儲單元電流源，耦接該低電壓源，用以提供該參考電流；一第四晶體管，具有一第四源極、一第四漏極以及一第四柵極，其中該第四源極耦接該高電壓源，該第四漏極耦接該第三電流鏡單元與該第二阻抗組件；以及一第五晶體管，具有一第五源極、一第五漏極以及一第五柵極，其中該第五源極耦接該高電壓源，該第五柵極耦接該第四柵極與該第五漏極，該第五漏極耦接該參考存儲單元電流源。
9.如權(quán)利要求1所述的讀出放大器，其中該第三電流鏡單元還包括一第六晶體管，具有一第六源極、一第六漏極以及一第六柵極，其中該第六漏極耦接該第一阻抗組件與該第一電流鏡單元，該第六源極耦接該低電壓源；一第七晶體管，具有一第七源極、一第七漏極以及一第七柵極，其中該第七漏極耦接該第一電流鏡單元、該第六柵極以及該第七柵極，該第七源極耦接該低電壓源；以及一第八晶體管，具有一第八源極、一第八漏極以及一第八柵極，其中該第八漏極耦接該第二阻抗組件與該第二電流鏡單元，該第八柵極耦接該第七柵極，該第八源極耦接該低電壓源。
10.如權(quán)利要求1所述的讀出放大器，其中該第一阻抗組件為一電阻、一電容、一電感或上述組件的組合。
11.如權(quán)利要求1所述的讀出放大器，其中該第一阻抗組件為一主動式電阻。
12.如權(quán)利要求1所述的讀出放大器，其中該第二阻抗組件為一電阻、一電容、一電感或上述組件的組合。
13.如權(quán)利要求1所述的讀出放大器，其中該第二阻抗組件為一主動式電阻。
14.如權(quán)利要求1所述的讀出放大器，其中該第三電流為該第一電流與該第四電流之和。
15.一種讀出放大器，耦接一存儲單元，包括一第一阻抗組件，耦接一低電壓源；一第二阻抗組件，耦接該低電壓源；一存儲單元電流源，耦接一低電壓源，用以提供一第一電流；一參考存儲單元電流源，耦接該低電壓源，用以提供一參考電流；一第一晶體管，具有一第一源極、一第一漏極以及一第一柵極，其中該第一源極耦接一高電壓源、該第一漏極以及該第一柵極耦接該存儲單元電流源；一第二晶體管，具有一第二源極、一第二漏極以及一第二柵極，其中該第二源極耦接該高電壓源，該第二柵極耦接該第一柵極，該第二漏極耦接該第一阻抗組件；一第三晶體管，具有一第三源極、一第三漏極以及一第三柵極，其中該第三源極耦接該高電壓源，該第三柵極耦接該第一柵極；一第四晶體管，具有一第四源極、一第四漏極以及一第四柵極，其中該第四源極耦接該高電壓源，該第四漏極耦接該第二阻抗組件；一第五晶體管，具有一第五源極、一第五漏極以及一第五柵極，其中該第五源極耦接該高電壓源，該第五柵極耦接該第四柵極與該第五漏極，該第五漏極耦接該參考存儲單元電流源；一第六晶體管，具有一第六源極、一第六漏極以及一第六柵極，其中該第六漏極耦接該第一阻抗組件與該第二漏極，該第六源極耦接該低電壓源；一第七晶體管，具有一第七源極、一第七漏極以及一第七柵極，其中該第七漏極耦接該第三漏極、該第六柵極以及該第七柵極，該第七源極耦接該低電壓源；以及一第八晶體管，具有一第八源極、一第八漏極以及一第八柵極，其中該第八漏極耦接該第二阻抗組件與該第四漏極，該第八柵極耦接該第七柵極，該第八源極耦接該低電壓源。
16.如權(quán)利要求15所述的讀出放大器，其中該第一晶體管、該第二晶體管、該第三晶體管、該第四晶體管以及該第五晶體管為PMOS晶體管。
17.如權(quán)利要求15所述的讀出放大器，其中該第六晶體管、該第七晶體管以及該第八晶體管為NMOS晶體管。
18.如權(quán)利要求15所述的讀出放大器，其中還包括一比較器，具有兩個輸入端與一個輸出端，其中一輸入端耦接該第一阻抗組件與該第二漏極，另一輸入端耦接該第二阻抗組件以及該第四漏極，該輸出端用以輸出該第一阻抗與該第二阻抗的一壓降差。
19.如權(quán)利要求15所述的讀出放大器，其中該第一阻抗組件與該第二阻抗組件具有一第一阻抗值，該壓降差為該第一電流與該參考電流的一差值乘上該第一阻抗值。
20.如權(quán)利要求15所述的讀出放大器，其中該第二晶體管的一寬長比為該第一晶體管的一寬長比的兩倍。
21.如權(quán)利要求15所述的讀出放大器，其中該第一阻抗組件為一電阻、一電容、一電感或上述組件的組合。
22.如權(quán)利要求15所述的讀出放大器，其中該第一阻抗組件為一主動式電阻。
23.如權(quán)利要求15所述的讀出放大器，其中該第二阻抗組件為一電阻、一電容、一電感或上述組件的組合。
24.如權(quán)利要求15所述的讀出放大器，其中該第一阻抗組件為一主動式電阻。
全文摘要
本發(fā)明為一種讀出放大器，包括一第一電流鏡單元，耦接一高電壓源，根據(jù)一第一參考電流輸出一第一電流以及一第二電流，其中第二電流為第一電流的兩倍；一第二電流鏡單元，耦接一高電壓源，根據(jù)一第二參考電流輸出一第三電流；一第一阻抗組件，耦接該第二電流以及一低電壓源；一第二阻抗組件，耦接該第三電流以及該低電壓源；一第三電流鏡單元，耦接該第一電流、該第二電流以及該第三電流，并根據(jù)該第一電流為該第三電流鏡單元的參考電流，使得流經(jīng)該第一阻抗組件的電流為該第一電流，流經(jīng)該第二阻抗組件的電流為一第四電流。
文檔編號G05F3/08GK101042923SQ20061007148
公開日2007年9月26日 申請日期2006年3月24日 優(yōu)先權(quán)日2006年3月24日
發(fā)明者蘇耿立, 張嘉伯, 林志升 申請人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院