一種用于片上系統(tǒng)soc芯片的可拆分測試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及多接口、多應(yīng)用的SOC (System On Chip)芯片測試技術(shù)，尤其涉及一種用于系統(tǒng)芯片SOC的可拆分測試方法。
【背景技術(shù)】
[0002]隨著集成電路領(lǐng)域芯片規(guī)模的增大及工藝的提升，在芯片制造過程中可能產(chǎn)生的物理缺陷越來越需要關(guān)注。為了縮短芯片的測試時間及測試成本，可測性設(shè)計(Design ForTest, DFT)應(yīng)運而生?？蓽y性設(shè)計是對一個給定的電路設(shè)計進行修改，提高電路的可控制性和可觀測性，即通過外部端口向電路中輸入設(shè)定值，即可在電路的每個節(jié)點建立一個可預(yù)知的信號值。
[0003]傳統(tǒng)的DFT測試，可以有效的測試整個SOC芯片的數(shù)字電路部分，但是每次只能針對全芯片進行測試。對于多接口、多應(yīng)用的SOC芯片，每次對全部芯片進行測試，包括不需要的功能模式，增加了測試時間及測試成本。

【發(fā)明內(nèi)容】

[0004]為了解決上述問題，本發(fā)明提出了一種用于片上系統(tǒng)SOC芯片的可拆分測試方法，能夠使得同一款SOC芯片在不同的應(yīng)用領(lǐng)域下，進行針對性的部分測試，有效的縮短了測試時間及測試成本。
[0005]為了達到上述目的，本發(fā)明提出了一種用于片上系統(tǒng)SOC芯片的測試方法，該方法包括:
[0006]為整個SOC芯片輸入一路測試復(fù)位信號和一路捕獲使能信號。
[0007]為每個需要進行測試的一個或多個測試部分分別輸入一路測試時鐘信號；每個測試時鐘根據(jù)功能的不同，分別控制一塊數(shù)字邏輯電路；多個測試時鐘所控制的數(shù)字邏輯電路的總和覆蓋整個SOC芯片上的需要進行測試的全部測試部分的全部數(shù)字邏輯電路。
[0008]為每個需要進行測試的一個或多個測試部分分別輸入一路或多路測試數(shù)據(jù)輸入信號，并在每個需要進行測試的一個或多個測試部分分別接收一路或多路測試數(shù)據(jù)輸出信號。
[0009]其中，測試數(shù)據(jù)輸入信號與測試數(shù)據(jù)輸出信號一一相對；測試部分是預(yù)先拆分SOC芯片得到的。
[0010]優(yōu)選地，測試部分是預(yù)先拆分所述SOC芯片得到的包括:針對不同的應(yīng)用領(lǐng)域，將整個SOC芯片拆分成多個不同的測試部分，并令每個需要進行測試的一個或多個測試部分中具有針對所述應(yīng)用領(lǐng)域的一個或多個功能時鐘。
[0011]每個需要進行測試的測試部分的測試時鐘信號的輸入對應(yīng)該測試部分中的一個或多個功能時鐘。
[0012]優(yōu)選地，該方法還包括:
[0013]多路測試數(shù)據(jù)輸入信號和多路測試數(shù)據(jù)輸出信號通過測試復(fù)位信號、捕獲使能信號及測試時鐘信號的控制，形成多條測試掃描鏈；通過向各路測試數(shù)據(jù)輸入端輸入指定的數(shù)據(jù)以及對各路測試數(shù)據(jù)輸出端輸出的數(shù)據(jù)的預(yù)測，判斷每一條測試掃描鏈上的電路是否存在物理缺陷。
[0014]優(yōu)選地，每一條測試掃描鏈包括該測試掃描鏈所在的測試部分中的全部數(shù)字邏輯電路中的一個或多個時序邏輯電路和一個或多個組合邏輯電路，全部測試掃描鏈覆蓋整個SOC芯片上需要進行測試的所有測試部分的全部數(shù)字邏輯電路。
[0015]優(yōu)選地，SOC芯片具有用于輸入一路測試復(fù)位信號、一路捕獲使能信號、一路或多路測試時鐘信號和一路或多路測試數(shù)據(jù)輸入信號，以及接收一路或多路測試數(shù)據(jù)輸出信號的多個預(yù)留的輸入端口和輸出端口。
[0016]本發(fā)明還提出一種用于片上系統(tǒng)SOC芯片的測試系統(tǒng)，該系統(tǒng)包括:第一輸入模塊、第二輸入模塊、第三輸入模塊和接收模塊。
[0017]第一輸入模塊，用于為整個SOC芯片輸入一路測試復(fù)位信號和一路捕獲使能信號。
[0018]第二輸入模塊，用于為每個需要進行測試的一個或多個測試部分分別輸入一路測試時鐘信號；每個測試時鐘根據(jù)功能的不同，分別控制一塊數(shù)字邏輯電路；多個測試時鐘所控制的數(shù)字邏輯電路的總和覆蓋整個SOC芯片上的需要進行測試的全部測試部分的全部數(shù)字邏輯電路。
[0019]第三輸入模塊，為每個需要進行測試的一個或多個測試部分分別輸入一路或多路測試數(shù)據(jù)輸入信號。
[0020]接收模塊，用于在每個需要進行測試的一個或多個測試部分分別接收一路或多路測試數(shù)據(jù)輸出信號。
[0021]其中，測試數(shù)據(jù)輸入信號與測試數(shù)據(jù)輸出信號一一相對；測試部分是預(yù)先拆分SOC芯片得到的。
[0022]優(yōu)選地，測試部分是預(yù)先拆分SOC芯片得到的是指:針對不同的應(yīng)用領(lǐng)域，將整個SOC芯片拆分成多個不同的測試部分，并令每個需要進行測試的一個或多個測試部分中具有針對應(yīng)用領(lǐng)域的一個或多個功能時鐘。
[0023]每個需要進行測試的測試部分的測試時鐘信號的輸入對應(yīng)該測試部分中的一個或多個功能時鐘。
[0024]優(yōu)選地，該系統(tǒng)還包括:測試掃描鏈構(gòu)建模塊和判斷模塊。
[0025]測試掃描鏈構(gòu)建模塊，用于使多路測試數(shù)據(jù)輸入信號和多路測試數(shù)據(jù)輸出信號通過測試復(fù)位信號、捕獲使能信號及測試時鐘信號的控制，形成多條測試掃描鏈。
[0026]判斷模塊，用于通過向各路測試數(shù)據(jù)輸入端輸入指定的數(shù)據(jù)以及對各路測試數(shù)據(jù)輸出端輸出的數(shù)據(jù)的預(yù)測，判斷每一條測試掃描鏈上的電路是否存在物理缺陷。
[0027]優(yōu)選地，每一條測試掃描鏈包括該測試掃描鏈所在的測試部分中的全部數(shù)字邏輯電路中的一個或多個時序邏輯電路和一個或多個組合邏輯電路，全部測試掃描鏈覆蓋整個SOC芯片上需要進行測試的所有測試部分的全部數(shù)字邏輯電路。
[0028]優(yōu)選地，SOC芯片具有用于輸入一路測試復(fù)位信號、一路捕獲使能信號、一路或多路測試時鐘信號和一路或多路測試數(shù)據(jù)輸入信號，以及接收一路或多路測試數(shù)據(jù)輸出信號的多個預(yù)留的輸入端口和輸出端口。
[0029]與現(xiàn)有技術(shù)相比，本發(fā)明包括:為整個SOC芯片輸入一路測試復(fù)位信號和一路捕獲使能信號。為每個需要進行測試的一個或多個測試部分分別輸入一路測試時鐘信號；每個測試時鐘根據(jù)功能的不同，分別控制一塊數(shù)字邏輯電路；多個測試時鐘所控制的數(shù)字邏輯電路的總和覆蓋整個SOC芯片上的需要進行測試的全部測試部分的全部數(shù)字邏輯電路。為每個需要進行測試的一個或多個測試部分分別輸入一路或多路測試數(shù)據(jù)輸入信號，并在每個需要進行測試的一個或多個測試部分分別接收一路或多路測試數(shù)據(jù)輸出信號，其中，測試數(shù)據(jù)輸入信號與測試數(shù)據(jù)輸出信號一一相對；測試部分是預(yù)先拆分SOC芯片得到的。通過本發(fā)明的方案，能夠使得同一款SOC芯片在不同的應(yīng)用領(lǐng)域下，進行針對性的部分測試，有效的縮短了測試時間及測試成本。
【附圖說明】
[0030]下面對本發(fā)明實施例中的附圖進行說明，實施例中的附圖是用于對本發(fā)明的進一步理解，與說明書一起用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明保護范圍的限制。
[0031]圖1為傳統(tǒng)的具有可測性設(shè)計DFT測試功能的片上系統(tǒng)SOC芯片的測試結(jié)構(gòu)圖；
[0032]圖2為傳統(tǒng)的SOC芯片測試中形成的掃描鏈結(jié)構(gòu)示意圖；
[0033]圖3為本發(fā)明的用于SOC芯片的測試方法流程圖；
[0034]圖4為本發(fā)明的具有DFT測試功能的SOC芯片的測試結(jié)構(gòu)圖；
[0035]圖5為本發(fā)明的用于片上系