技術(shù)總結(jié)
本發(fā)明涉及FPGA存儲(chǔ)資源測(cè)試系統(tǒng)、方法及裝置。所述系統(tǒng)包括時(shí)鐘管理模塊、數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊、數(shù)據(jù)比較模塊以及結(jié)果顯示模塊；所述時(shí)鐘管理模塊用于向所述數(shù)據(jù)激勵(lì)模塊和結(jié)果顯示模塊提供第一時(shí)鐘信號(hào)，以及向所述數(shù)據(jù)比較模塊和FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊用于實(shí)現(xiàn)第一時(shí)鐘信號(hào)的時(shí)鐘域與第二時(shí)鐘信號(hào)的時(shí)鐘域的數(shù)據(jù)傳輸。本發(fā)明能夠提升測(cè)試時(shí)序收斂特性。

技術(shù)研發(fā)人員：羅軍;羅宏偉;李軍求;王小強(qiáng);唐銳
受保護(hù)的技術(shù)使用者：中國(guó)電子產(chǎn)品可靠性與環(huán)境試驗(yàn)研究所
文檔號(hào)碼：201611207482
技術(shù)研發(fā)日：2016.12.23
技術(shù)公布日：2017.05.10