專利名稱：：一種檢測cmos工藝硅柵隨機(jī)缺陷的方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及檢測CMOS工藝硅柵隨機(jī)缺陷的方法，屬于集成電路制造領(lǐng)域。
背景技術(shù)：
：在集成電路制造過程中，由于各種不確定原因?qū)е滦酒系墓钖藕驮O(shè)計(jì)預(yù)期的硅柵出現(xiàn)差別，表現(xiàn)為硅柵中硅材料意外缺失或增加，在電學(xué)性能上表現(xiàn)為電阻異常增加或減小。硅柵電阻的改變會影響芯片的性能和功能，影響芯片的成品率。這些缺陷表現(xiàn)為隨機(jī)的概率事件，稱為隨機(jī)缺陷。導(dǎo)致硅柵隨機(jī)缺陷產(chǎn)生的原因有機(jī)器磨損導(dǎo)致顆粒、Wafer表面留有污染物、多晶硅淀積時(shí)存在雜質(zhì)、光刻時(shí)PhotoResist中存在污染物、刻蝕時(shí)出現(xiàn)過刻蝕、Contact位置及大小不合適、CMP戈U傷等。制造工藝比較成熟后，這些缺陷表現(xiàn)為符合某種分布的隨機(jī)概率事件。當(dāng)缺陷事件發(fā)生時(shí)，可能會影響芯片的器件或互聯(lián)，使芯片表現(xiàn)出符合某種概率分布的成品率問題。芯片的成品率由制造工藝的缺陷分布和芯片版圖結(jié)構(gòu)決定，制造工藝較高的缺陷分布將導(dǎo)致更低的成品率，對缺陷較敏感的版圖結(jié)構(gòu)也會導(dǎo)致更低的成品率。在亞100納米工藝時(shí)代，由于特征尺寸進(jìn)一步縮小，設(shè)計(jì)對顆粒的敏感程度加大，使得隨機(jī)缺陷導(dǎo)致的成品率缺失問題更加嚴(yán)重。SoC設(shè)計(jì)、Memory設(shè)計(jì)的硅柵密度較大，更容易受到隨機(jī)缺陷的影響。在CMOS工藝中，多晶硅硅柵可以用作晶體管的控制門極、與上層金屬互聯(lián)或與門極互聯(lián)。作為晶體管控制門極時(shí)，硅柵的缺陷可能導(dǎo)致晶體管源、漏兩極短路或漏電增大；硅柵通過通孔與上層金屬互聯(lián)時(shí)，缺陷可能導(dǎo)致斷路；硅柵與門極互聯(lián)時(shí)，缺陷可能導(dǎo)致短路或斷路。
發(fā)明內(nèi)容本發(fā)明的目的是提供一種檢測CMOS工藝硅柵隨機(jī)缺陷的方法，為提高成品率提供有意義的定量參考數(shù)據(jù)。本發(fā)明的檢測CMOS工藝硅柵隨機(jī)缺陷的方法，包括以下步驟1)按4因素3水平正交表L9(34)設(shè)計(jì)參數(shù)化晶體管梳狀測試結(jié)構(gòu)，用四端測試法測量測試參數(shù)化晶體管梳狀結(jié)構(gòu)的電阻，檢測硅柵為控制門極時(shí)晶體管源極與漏極之間的漏電缺陷；2)按5因素4水平正交表!^16(45)設(shè)計(jì)參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)，用四端測試法測量參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)的電阻，檢測硅柵與上層金屬互聯(lián)時(shí)的斷路缺陷；3)按5因素4水平正交表!^16(45)設(shè)計(jì)參數(shù)化反相器蛇形測試結(jié)構(gòu)，用四端測試法測量參數(shù)化反相器蛇形測試結(jié)構(gòu)的電阻，檢測硅柵作為門極互聯(lián)時(shí)的斷路缺陷；4)通過方差分析法分析上述各測試結(jié)構(gòu)的電阻，確定顯著影響硅柵隨機(jī)缺陷的3因素的水平組合。上述的參數(shù)化晶體管梳狀測試結(jié)構(gòu)由參數(shù)化晶體管構(gòu)成100X100密集陣列，陣列中晶體管的源極并聯(lián)，晶體管的漏極并聯(lián)；參數(shù)化晶體管梳狀測試結(jié)構(gòu)的4因素分別為硅柵頂端到有源區(qū)的距離、硅柵底部到有源區(qū)距離、硅柵長度和硅柵寬度。上述的參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)由參數(shù)化晶體管構(gòu)成100X100密集陣列，陣列中晶體管自上而下從左到右兩兩分組，各組內(nèi)多晶硅柵極相連，各組間經(jīng)硅柵通孔與金屬線連接；參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)的5因素分別為硅柵長度、硅柵通孔長度、硅柵通孔寬度、硅柵通孔偏移位置和硅柵大小形狀。上述的參數(shù)化反相器蛇形測試結(jié)構(gòu)由參數(shù)化反相器構(gòu)成100X100密集陣列，將陣列中晶體管按列分組，各組內(nèi)晶體管柵極依次連接，各組間由多晶硅按蛇形連接；參數(shù)化反相器蛇形測試結(jié)構(gòu)的5因素分別為硅柵長度、硅柵通孔個(gè)數(shù)、P型晶體管硅柵寬度、N型晶體管硅柵寬度和多晶硅亞元個(gè)數(shù)。本發(fā)明通過設(shè)計(jì)參數(shù)化晶體管梳狀測試結(jié)構(gòu)檢測硅柵為控制門極時(shí)晶體管源極與漏極之間的漏電缺陷，設(shè)計(jì)參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)檢測硅柵與上層金屬互聯(lián)的斷路缺陷，設(shè)計(jì)參數(shù)化反相器蛇形測試結(jié)構(gòu)檢測硅柵作為門極互聯(lián)時(shí)的斷路缺陷，通過四端測試法測量各測試結(jié)構(gòu)的電學(xué)參數(shù)，通過方差分析法分析顯著影響硅柵隨機(jī)缺陷的因素的水平組合。本方法可以檢測出硅柵斷路和短路的隨機(jī)缺陷，可以分析測試結(jié)構(gòu)中那些因素的水平組合會對測試結(jié)構(gòu)的電學(xué)參數(shù)起到顯著的影響，可以輔助判斷導(dǎo)致缺陷的工藝工序，為集成電路生產(chǎn)有針對性地改進(jìn)工藝、提高成品率提供定量的參考數(shù)據(jù)。本發(fā)明具有以下優(yōu)點(diǎn)1)測試結(jié)構(gòu)的基本單元以緊密方式排列，能夠有效利用測試結(jié)構(gòu)面積。2)可以檢測出硅柵作為晶體管控制門極、與上層金屬互聯(lián)和與門極互聯(lián)情況下的隨機(jī)缺陷，能模擬出硅柵在實(shí)際電路中的缺陷；3)通過對測試結(jié)構(gòu)的電學(xué)參數(shù)的方差分析，可以判斷出對測試結(jié)構(gòu)電學(xué)參數(shù)影響較顯著的因素的水平組合。圖1是參數(shù)化晶體管的示意圖；圖2是參數(shù)化反相器的示意圖；圖3是參數(shù)化晶體管梳狀測試結(jié)構(gòu)的示意圖；圖4是參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)的示意圖；圖5是參數(shù)化反相器蛇形測試結(jié)構(gòu)的示意圖；圖6是四端測試原理圖，圖中DUT代表測試結(jié)構(gòu)。具體實(shí)施例方式以下結(jié)合附圖對本發(fā)明作詳細(xì)描述。為使測試結(jié)構(gòu)的硅柵周邊情況與實(shí)際電路相近，本方法以CMOS工藝中的典型元件晶體管和典型標(biāo)準(zhǔn)單元反相器為基礎(chǔ)，設(shè)定可能會影響硅柵隨機(jī)缺陷的版圖參數(shù)為可變參數(shù)，構(gòu)建測試結(jié)構(gòu)陣列中的參數(shù)化晶體管和參數(shù)化反相器。CMOS工藝晶體管具有較成熟的結(jié)構(gòu)，本方法把影響硅柵制造隨機(jī)缺陷的版圖結(jié)構(gòu)參數(shù)化，參數(shù)化晶體管示意圖如圖l所示T為硅柵l頂端到有源區(qū)2的距離，B為硅柵l底部到有源區(qū)2距離，L為硅柵長度，W為硅柵寬度，CH為硅柵通孔長度，CW為硅柵通孔寬度，Off為硅柵通孔偏移(通孔中心線到硅柵底部中心線偏移量)，PS為硅柵l底部(虛線框)大小。選擇標(biāo)準(zhǔn)單元庫中驅(qū)動能力最小的反相器，將對硅柵制造隨機(jī)缺陷有影響的版圖結(jié)構(gòu)參數(shù)化，參數(shù)化反相器示意圖如圖2所示L為硅柵l長度、CNT為硅柵通孔個(gè)數(shù)、PW為P型晶體管4硅柵寬度、NW為N型晶體管3硅柵寬度、PD為多晶硅亞元個(gè)數(shù)。檢測CMOS工藝硅柵隨機(jī)缺陷的方法，包括以下步驟1)按4因素3水平正交表L9(34)設(shè)計(jì)參數(shù)化晶體管梳狀測試結(jié)構(gòu)，檢測硅柵為控制門極時(shí)晶體管源極與漏極之間的漏電缺陷；參數(shù)化晶體管梳狀測試結(jié)構(gòu)如圖3所示，將參數(shù)化晶體管作為基本單元排成100X100的密集陣列，將陣列中所有晶體管的源極并聯(lián)到金屬探針腳PIK和探針腳PIN2上，如圖3粗實(shí)線所示；將所有漏極并聯(lián)到金屬探針腳PIN3和探針腳PIN4上，如圖3虛線所示。參數(shù)化晶體管梳狀測試結(jié)構(gòu)的4因素分別為硅柵頂端到有源區(qū)的距離T、硅柵底部到有源區(qū)距離B、硅柵長度L和硅柵寬度W。對于圖3所示測試結(jié)構(gòu)，采用正交表L"3"的方式設(shè)計(jì)，即4因素3水平設(shè)硅柵頂端到有源區(qū)的距離T的3水平為A，1.4A，1.8入；硅柵底部到有源區(qū)距離B的3水平為A，1.4A，1.8入；硅柵長度L的3水平為，A，1.1入；硅柵寬度W的3水平為A，1.5A，2入。A代表設(shè)計(jì)規(guī)則中的最小線寬。將各因素的水平分別代入正交表L9(34)，構(gòu)造參數(shù)化晶體管梳狀測試結(jié)構(gòu)實(shí)驗(yàn)表，如表1所示。5表1參數(shù)化晶體管梳狀測試結(jié)構(gòu)實(shí)驗(yàn)表<table>tableseeoriginaldocumentpage6</column></row><table>在表1對應(yīng)的各晶體管梳狀測試結(jié)構(gòu)流片生產(chǎn)后，通過四端測試法測試其電學(xué)參數(shù)，原理圖如圖6所示，圖中DUT代表測試結(jié)構(gòu)，在PIK輸入直流電壓，在PIN^則電壓Vp在PIN3測電壓V^PIN4測量電流I。從PIN^PIN3兩點(diǎn)流出的電流比測量電流I小45個(gè)數(shù)量級，從PIN2流到PIN3的電流約等于測量電流I，測試結(jié)構(gòu)的電阻通過公式11=(V廠V》/I計(jì)算。當(dāng)硅柵存在缺陷，如光學(xué)鄰近(OPC)圓角效應(yīng)導(dǎo)致硅柵不完全斷開源漏兩極，或硅柵錠積存在空洞，則晶體管源、漏極之間存在不受門極控制的導(dǎo)電通路。若四端測試方法計(jì)算的PIK和PIN4之間的電阻R小于閾值(通常取50歐姆)，即檢測出該測試結(jié)構(gòu)的硅柵出現(xiàn)了漏電缺陷。2)按5因素4水平正交表!^16(45)設(shè)計(jì)參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)，檢測硅柵與上層金屬互聯(lián)時(shí)的斷路缺陷；參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)如圖4所示，將參數(shù)化晶體管作為基本單元排成密集的100X100的陣列，陣列中晶體管自上而下從左到右兩兩分組，各組內(nèi)多晶硅柵極相連，各組間經(jīng)硅柵通孔與金屬線連接，將晶體管陣列連接成通孔鏈?zhǔn)綔y試結(jié)構(gòu)。將通孔鏈?zhǔn)綔y試結(jié)構(gòu)的頭部并聯(lián)連接在金屬探針腳PINp探針腳PIN^將鏈尾部并聯(lián)連接在金屬探針腳PIN3和探針腳PIN4上。整個(gè)通孔鏈?zhǔn)綔y試結(jié)構(gòu)如虛線所標(biāo)注。參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)的5因素分別為硅柵長度L、硅柵通孔長度CH、硅柵通孔寬度CW、硅柵通孔偏移位置Off和硅柵大小形狀PS;對于圖4所示結(jié)構(gòu)，采用正交表LJ45)的方式設(shè)計(jì)，即5因素4水平設(shè)硅柵長度L的4水平為0.95A，A，1.05A，1.1入；硅柵通孔長度CH的4水平為0.95A，A，1.05A，1.1入；硅柵通孔寬度CW的4水平為0.95A，A，1.05A，1.1入；硅柵通孔偏移位置Off的4水平為向低部偏移0.05A，無偏移，向頂部偏移0.05入，向頂部偏移0.1入;硅柵大小形狀PS的4水平為1.2AX1.2A，1.2AX2A，2AX1.2入，2入X2入。A代表設(shè)計(jì)規(guī)則中的最小線寬。將各因素的水平分別代入正交表L16(45)，構(gòu)造參數(shù)化晶體管的通孔鏈?zhǔn)綔y試結(jié)構(gòu)實(shí)驗(yàn)表，如表2所示。表2參數(shù)化晶體管的通孔鏈?zhǔn)綔y試結(jié)構(gòu)實(shí)驗(yàn)表<table>tableseeoriginaldocumentpage7</column></row><table>在表2對應(yīng)的各晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)流片生產(chǎn)后，通過四端測試法測試其電學(xué)參數(shù)，原理圖如圖6所示在PIK輸入直流電壓，在PIN^則電壓Vp在PINJ則電壓K，PIN4測量電流I。從PIN^PIN3兩點(diǎn)流出的電流比測量電流I小45個(gè)數(shù)量級，從PIN2流到PIN3的電流約等于測量電流I，測試結(jié)構(gòu)的電阻通過公式R=(V「V》/1計(jì)算。當(dāng)通孔中存在空洞或硅柵接觸不緊密缺陷時(shí)，表現(xiàn)為該測試結(jié)構(gòu)測量計(jì)算的電阻大于閾值(通常閾值取1K歐姆)即檢測出硅柵與上層金屬互聯(lián)存在斷路缺陷。3)按5因素4水平正交表1^6(45)設(shè)計(jì)參數(shù)化反相器蛇形測試結(jié)構(gòu)，檢測硅柵作為門極互聯(lián)時(shí)的斷路缺陷；參數(shù)化反相器蛇形測試結(jié)構(gòu)如圖5所示，將參數(shù)化反相器作為基本單元排成密集的100X100陣列，將陣列中晶體管按列分組，各組內(nèi)晶體管柵極依次連接，各組間由多晶硅按蛇形連接，將蛇形測試結(jié)構(gòu)的頭部并聯(lián)連接在金屬探針腳PINp探針腳PIN^將尾部并聯(lián)連接在金屬探針腳PIN3和探針腳PIN4上。整個(gè)蛇形測試結(jié)構(gòu)如虛線所標(biāo)注。參數(shù)化反相器蛇形測試結(jié)構(gòu)的5因素分別為硅柵長度、硅柵通孔個(gè)數(shù)、P型晶體管寬度、N型晶體管寬度、多晶硅亞元個(gè)數(shù)；對于圖5所示結(jié)構(gòu)，采用正交表LJ45)的方式設(shè)計(jì)，即5因素4水平設(shè)硅柵長度L的4水平為0.95A，A，1.05A，1.1入；硅柵通孔個(gè)數(shù)CNT的4水平為0個(gè)，1個(gè)，2個(gè)，3個(gè)；P型晶體管硅柵寬度PW的4水平為2A，4A，8A，16入；N型晶體管硅柵寬度NW的4水平為2A，4A，8A，16入；多晶硅亞元個(gè)數(shù)PD的4水平為0個(gè)亞元，1個(gè)亞元，2個(gè)亞元，3個(gè)亞元。A代表設(shè)計(jì)規(guī)則中的最小線寬。將各因素的水平分別代入正交表L16(45)，構(gòu)造參數(shù)化反相器構(gòu)成的蛇形測試結(jié)構(gòu)實(shí)驗(yàn)表，如表3所示。表3參數(shù)化反相器蛇形測試結(jié)構(gòu)實(shí)驗(yàn)表<table>tableseeoriginaldocumentpage9</column></row><table>在表3對應(yīng)的反相器的蛇形測試結(jié)構(gòu)流片生產(chǎn)后，通過四端測試法測試其電學(xué)參數(shù)，原理圖如圖6所示在PINi輸入直流電壓，在PIN^則電壓Vi，在PIN3測電壓V^PIN4測量電流I。從PIN^PIN3兩點(diǎn)流出的電流比測量電流I小45個(gè)數(shù)量級，從PIW流到PIN3的電流約等于測量電流I，測試結(jié)構(gòu)的電阻通過公式R=(V「V》/1計(jì)算。若蛇形測試結(jié)構(gòu)存在缺陷導(dǎo)致的導(dǎo)電硅材料缺失，則測試結(jié)構(gòu)的電阻將增大。當(dāng)測量電阻比閾值電阻(通常取1K歐姆)大2倍時(shí)，即可判斷存在部分導(dǎo)體缺失導(dǎo)致的軟斷路缺陷；當(dāng)測量電阻大于閾值電阻10倍以上，即檢測出測試結(jié)構(gòu)存在硬斷路缺陷。4)通過方差分析法分析顯著影響硅柵隨機(jī)缺陷的因素的水平組合。分析各測試結(jié)構(gòu)的電學(xué)測量參數(shù)，通過與期望值對比，可判斷各測試結(jié)構(gòu)中硅柵的隨機(jī)缺陷。各因素不同水平組合的測試結(jié)構(gòu)的電阻值存在差異，需要分析造成測試結(jié)構(gòu)測量電阻值差異的兩個(gè)方面一方面是由于各因素的水平組合不同；另一方面是由于測量過程中存在隨機(jī)因素的影響。比較兩方面導(dǎo)致的電阻值差異，如果因素的水平組合導(dǎo)致的差異較大，則該因素的水平組合顯著影響硅柵隨機(jī)缺陷。權(quán)利要求一種檢測CMOS工藝硅柵隨機(jī)缺陷的方法，包括以下步驟1)按4因素3水平正交表L9(34)設(shè)計(jì)參數(shù)化晶體管梳狀測試結(jié)構(gòu)，用四端測試法測量測試參數(shù)化晶體管梳狀結(jié)構(gòu)的電阻，檢測硅柵為控制門極時(shí)晶體管源極與漏極之間的漏電缺陷；2)按5因素4水平正交表L16(45)設(shè)計(jì)參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)，用四端測試法測量參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)的電阻，檢測硅柵與上層金屬互聯(lián)時(shí)的斷路缺陷；3)按5因素4水平正交表L16(45)設(shè)計(jì)參數(shù)化反相器蛇形測試結(jié)構(gòu)，用四端測試法測量參數(shù)化反相器蛇形測試結(jié)構(gòu)的電阻，檢測硅柵作為門極互聯(lián)時(shí)的斷路缺陷；4)通過方差分析法分析上述各測試結(jié)構(gòu)的電阻，確定顯著影響硅柵隨機(jī)缺陷的因素的水平組合。2.根據(jù)權(quán)利要求l所述的檢測CMOS工藝硅柵隨機(jī)缺陷的方法，其特征在于參數(shù)化晶體管梳狀測試結(jié)構(gòu)由參數(shù)化晶體管構(gòu)成100X100密集陣列，陣列中晶體管的源極并聯(lián)，晶體管的漏極并聯(lián)；參數(shù)化晶體管梳狀測試結(jié)構(gòu)的4因素分別為硅柵頂端到有源區(qū)的距離、硅柵底部到有源區(qū)距離、硅柵長度和硅柵寬度。3.根據(jù)權(quán)利要求l所述的檢測CMOS工藝硅柵隨機(jī)缺陷的方法，其特征在于參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)由參數(shù)化晶體管構(gòu)成100X100密集陣列，陣列中晶體管自上而下從左到右兩兩分組，各組內(nèi)多晶硅柵極相連，各組間經(jīng)硅柵通孔與金屬線連接；參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)的5因素分別為硅柵長度、硅柵通孔長度、硅柵通孔寬度、硅柵通孔偏移位置和硅柵大小形狀。4.根據(jù)權(quán)利要求l所述的檢測CMOS工藝硅柵隨機(jī)缺陷的方法，其特征在于參數(shù)化反相器蛇形測試結(jié)構(gòu)由參數(shù)化反相器構(gòu)成100X100密集陣列，將陣列中晶體管按列分組，各組內(nèi)晶體管柵極依次連接，各組間由多晶硅按蛇形連接；參數(shù)化反相器蛇形測試結(jié)構(gòu)的5因素分別為硅柵長度、硅柵通孔個(gè)數(shù)、P型晶體管硅柵寬度、N型晶體管硅柵寬度和多晶硅亞元個(gè)數(shù)。全文摘要本發(fā)明公開的檢測CMOS工藝硅柵隨機(jī)缺陷的方法，步驟包括按4因素3水平正交表L9(34)設(shè)計(jì)參數(shù)化晶體管梳狀測試結(jié)構(gòu)，檢測硅柵為控制門極時(shí)晶體管源極與漏極之間的漏電缺陷；按5因素4水平正交表L16(45)設(shè)計(jì)參數(shù)化晶體管通孔鏈?zhǔn)綔y試結(jié)構(gòu)，檢測硅柵與上層金屬互聯(lián)時(shí)的斷路缺陷；按5因素4水平正交表L16(45)設(shè)計(jì)參數(shù)化反相器蛇形測試結(jié)構(gòu)，檢測硅柵作為門極互聯(lián)時(shí)的斷路缺陷；用四端測試法測量上述各測試結(jié)構(gòu)的電學(xué)參數(shù)，通過方差分析法分析顯著影響硅柵隨機(jī)缺陷的因素的水平組合。本發(fā)明測試結(jié)構(gòu)的基本單元以緊密方式排列，能夠有效利用測試結(jié)構(gòu)面積，能模擬硅柵在實(shí)際電路中的缺陷，從而判斷出對測試結(jié)構(gòu)電學(xué)參數(shù)影響較顯著的因素的水平組合。文檔編號G01R31/02GK101692430SQ200910153380公開日2010年4月7日申請日期2009年10月19日優(yōu)先權(quán)日2009年10月19日發(fā)明者嚴(yán)曉浪,羅小華申請人:浙江大學(xué)