一種irig-b直流碼編解碼裝置的制造方法
【專利摘要】本實(shí)用新型屬于同步授時(shí)的B碼授時(shí)領(lǐng)域，特別涉及一種IRIG?B直流碼編解碼裝置。本實(shí)用新型包括時(shí)間接收模塊、IRIG?B碼輸出模塊、IRIG?B碼接收模塊、時(shí)間輸出模塊、編解碼模塊、以及恒溫晶振，所述編解碼模塊的信號輸入端接收分別來自時(shí)間接收模塊、恒溫晶振、IRIG?B碼接收模塊的TOD時(shí)間和秒脈沖、同步頻率、IRIG?B直流碼，編解碼模塊的信號輸出端輸出IRIG?B直流碼、TOD時(shí)間和秒脈沖分別至IRIG?B碼輸出模塊、時(shí)間輸出模塊的信號輸入端。本實(shí)用新型不僅實(shí)現(xiàn)了IRIG?B直流碼的編碼、調(diào)制分別在ARM微處理器系統(tǒng)MSS、FPGA調(diào)制單元中并行進(jìn)行，解調(diào)、解碼分別在FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS中并行進(jìn)行，而且本實(shí)用新型還具備設(shè)計(jì)簡單、授時(shí)精度高、系統(tǒng)穩(wěn)定可靠的優(yōu)點(diǎn)。
【專利說明】
一種IRIG-B直流碼編解碼裝置
技術(shù)領(lǐng)域
[0001]本實(shí)用新型屬于同步授時(shí)的B碼授時(shí)領(lǐng)域，特別涉及一種IRIG-B直流碼編解碼裝置。
【背景技術(shù)】
[0002]IRIG-B碼是一種串行的時(shí)間格式碼，最早由美國靶場間儀器組(IRIG)提出，并被廣泛用于時(shí)間同步傳輸系統(tǒng)中。IRIG-B碼具有世界通用、接口標(biāo)準(zhǔn)化、適用于遠(yuǎn)距離傳輸?shù)忍攸c(diǎn)，在我國，工業(yè)控制、通信、氣象、航天、電力系統(tǒng)測量與保護(hù)等領(lǐng)域的測試設(shè)備均采用IRIG-B國際時(shí)間標(biāo)準(zhǔn)作為時(shí)統(tǒng)設(shè)備的時(shí)間同步標(biāo)準(zhǔn)，并制定了相應(yīng)的國軍標(biāo)。
[0003]DC碼為IRIG-B直流碼，DC碼的幀周期為I秒，由100個(gè)碼元組成，每個(gè)碼元10ms，碼元寬度分為8ms、5ms和2ms三種，分別代表碼元“P”、T、“O”。為了便于傳輸和提取B碼中的信息，每1個(gè)碼元中有一個(gè)位置識別標(biāo)識，分別稱為P1、P2、…、P9、PO，幀參考標(biāo)志是由位置識別標(biāo)志PO和相鄰的基準(zhǔn)碼元Pr組成的，Pr的前沿即是每幀的準(zhǔn)秒時(shí)刻，也就是從該準(zhǔn)秒時(shí)刻起，按秒、分、時(shí)、天等時(shí)間信息進(jìn)行編碼，最終形成DC碼。
[0004]目前國內(nèi)的IRIG-B直流碼編解碼大都以FPGA為核心控制器，資源消耗量大、同步精度低、工作效率和穩(wěn)定性差。因此，亟需一種更高效的編解碼裝置來提供有效的編解碼發(fā)法。
【實(shí)用新型內(nèi)容】
[0005]本實(shí)用新型為了克服上述現(xiàn)有技術(shù)的不足，提供了一種IRIG-B直流碼編解碼裝置，本實(shí)用新型不僅實(shí)現(xiàn)了 IRIG-B直流碼的編碼、調(diào)制分別在ARM微處理器系統(tǒng)MSS、FPGA調(diào)制單元中并行進(jìn)行，解調(diào)、解碼分別在FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS中并行進(jìn)行，而且本實(shí)用新型還具備授時(shí)精度高、系統(tǒng)穩(wěn)定可靠的特點(diǎn)。
[0006]為實(shí)現(xiàn)上述目的，本實(shí)用新型采用了以下技術(shù)措施:
[0007]一種IRIG-B直流碼編解碼裝置，包括時(shí)間接收模塊、IRIG-B碼輸出模塊、IRIG-B碼接收模塊、時(shí)間輸出模塊、編解碼模塊、以及恒溫晶振，所述編解碼模塊的信號輸入端接收分別來自時(shí)間接收模塊、恒溫晶振、IRIG-B碼接收模塊的TOD時(shí)間和秒脈沖、同步頻率、IRIG-B直流碼，編解碼模塊的信號輸出端輸出IRIG-B直流碼、TOD時(shí)間和秒脈沖分別至IRIG-B碼輸出模塊、時(shí)間輸出模塊的信號輸入端。
[0008]本實(shí)用新型還可以通過以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
[0009]優(yōu)選的，所述編解碼模塊包括片上系統(tǒng)控制器，所述片上系統(tǒng)控制器內(nèi)部集成時(shí)鐘產(chǎn)生模塊、FPGA調(diào)制單元、FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS ；
[0010]所述時(shí)鐘產(chǎn)生模塊接收分別來自時(shí)間接收模塊、恒溫晶振的秒脈沖、同步頻率，所述時(shí)鐘產(chǎn)生模塊的信號輸出端連接FPGA調(diào)制單元、FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS的信號輸入端，所述FPGA調(diào)制單元的輸入端輸入秒脈沖，所述ARM微處理器系統(tǒng)MSS接收來自時(shí)間接收模塊的TOD時(shí)間，所述ARM微處理器系統(tǒng)MSS的輸出端輸出編碼后的TOD時(shí)間至FPGA調(diào)制單元的輸入端，所述FPGA調(diào)制單元輸出IRIG-B直流碼至IRIG-B碼輸出模塊的信號輸入端；
[0011 ] 所述FPGA解調(diào)單元接收來自IRIG-B碼接收模塊的IRIG-B直流碼，F(xiàn)PGA解調(diào)單元的輸出端輸出IRIG-B直流碼至ARM微處理器系統(tǒng)MSS的輸入端，所述ARM微處理器系統(tǒng)MSS、FPGA解調(diào)單元分別輸出TOD時(shí)間、秒脈沖至?xí)r間輸出模塊的信號輸入端。
[0012]優(yōu)選的，所述FPGA調(diào)制單元包括碼流接收模塊、第一RAM讀寫模塊、第二RAM讀寫模塊、以及第一讀寫控制模塊;所述碼流接收模塊接收來自ARM微處理器系統(tǒng)MSS編碼后的TOD時(shí)間，所述碼流接收模塊的信號輸出端連接第一讀寫控制模塊、第一 RAM讀寫模塊、第二 RAM讀寫模塊的信號輸入端，所述第一讀寫控制模塊的信號輸出端連接第一 RAM讀寫模塊、第二RAM讀寫模塊的信號輸入端，所述第一 RAM讀寫模塊、第二 RAM讀寫模塊的輸出端均連接二選一選擇器的信號輸入端，所述二選一選擇器的信號輸出端輸出IRIG-B直流碼至IRIG-B碼輸出模塊的信號輸入端；
[0013]所述FPGA解調(diào)單元包括碼元識別模塊、解碼模塊、第三RAM讀寫模塊、第四RAM讀寫模塊、第二讀寫控制模塊和碼流發(fā)送模塊;所述碼元識別模塊接收來自IRIG-B碼接收模塊的IRIG-B直流碼，碼元識別模塊的信號輸出端連接解碼模塊、第二讀寫控制模塊的信號輸入端，所述第二讀寫控制模塊的信號輸出端連接第三RAM讀寫模塊、第四RAM讀寫模塊的信號輸入端，所述第三RAM讀寫模塊、第四RAM讀寫模塊的輸出端均連接碼流發(fā)送模塊的信號輸入端，所述碼流發(fā)送模塊的輸出端輸出解碼后的IRIG-B直流碼至ARM微處理器系統(tǒng)MSS的輸入端。
[0014]進(jìn)一步的，所述片上系統(tǒng)控制器芯片型號為美國Microsemi公司生產(chǎn)的SmartFus 1n2 系列的 M2S025T 芯片。
[0015]本實(shí)用新型的有益效果在于:
[0016]I)、本實(shí)用新型包括時(shí)間接收模塊、IRIG-B碼輸出模塊、IRIG-B碼接收模塊、時(shí)間輸出模塊、編解碼模塊、以及恒溫晶振，所述編解碼模塊的信號輸入端接收分別來自時(shí)間接收模塊、恒溫晶振、IRIG-B碼接收模塊的TOD時(shí)間和秒脈沖、同步頻率、IRIG-B直流碼，編解碼模塊的信號輸出端輸出IRIG-B直流碼、TOD時(shí)間和秒脈沖分別至IRIG-B碼輸出模塊、時(shí)間輸出模塊的信號輸入端。本實(shí)用新型不僅實(shí)現(xiàn)了 IRIG-B直流碼的編碼、調(diào)制分別在ARM微處理器系統(tǒng)MSS、FPGA調(diào)制單元中并行進(jìn)行，解調(diào)、解碼分別在FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS中并行進(jìn)行，而且本實(shí)用新型還具備設(shè)計(jì)簡單、授時(shí)精度高、系統(tǒng)穩(wěn)定可靠的優(yōu)點(diǎn)。
[0017]值得特別指出的是:本實(shí)用新型只保護(hù)由上述物理部件以及連接各個(gè)物理部件之間的線路所構(gòu)成的裝置或者物理平臺，而不涉及其中的軟件部分。
[0018]2)、所述片上系統(tǒng)控制器芯片型號為美國Microsemi公司生產(chǎn)的SmartFus1n2系列的M2S025T芯片，所述片上系統(tǒng)控制器內(nèi)部集成時(shí)鐘產(chǎn)生模塊、FPGA調(diào)制單元、FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS;具備處理速度快、低功耗、安全性和可靠性高的優(yōu)點(diǎn)。
[0019]3)、采用本實(shí)用新型中的編解碼裝置實(shí)現(xiàn)了編碼和解碼的精度高，且系統(tǒng)運(yùn)行速度快的優(yōu)點(diǎn)。
【附圖說明】
[0020]圖1為本實(shí)用新型IRIG-B直流碼編解碼裝置的結(jié)構(gòu)示意圖；[0021 ]圖2為IRIG-B直流碼碼元圖；
[0022]圖3為DC碼流信號波形圖；
[0023]圖4為本實(shí)用新型的編解碼模塊的RTL視圖；
[0024]圖5是本實(shí)用新型的FPGA調(diào)制單元的RTL視圖；
[0025]圖6是本實(shí)用新型的FPGA解調(diào)單元的RTL視圖。
[0026]圖中標(biāo)記符號的含義如下:
[0027]10—時(shí)間接收模塊20—IRIG-B碼輸出模塊
[0028]30 一 IRIG-B碼接收模塊40 一時(shí)間輸出模塊
[0029]50 一編解碼模塊60—恒溫晶振
[0030]Clock一時(shí)鐘產(chǎn)生模塊Reg_wrp—碼流接收模塊[0031 ]TPSRAM_1—第一 RAM 讀寫模塊 TPSRAM_0—第二 RAM 讀寫模塊
[0032]Out_TPCtrl一第一讀寫控制模塊EleDetect—碼元識別模塊
[0033]De code—解碼模塊TPSRAM_3—第三RAM讀寫模塊
[0034]TPSRAM_4—第四RAM讀寫模塊 RAMCtr I—第二讀寫控制模塊
[0035]RAMapb—碼流發(fā)送模塊
【具體實(shí)施方式】
[0036]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0037]如圖1所示，一種IRIG-B直流碼編解碼裝置，包括時(shí)間接收模塊10、IRIG-B碼輸出模塊20、IRIG-B碼接收模塊30、時(shí)間輸出模塊40、編解碼模塊50、以及恒溫晶振60，所述編解碼模塊50的信號輸入端接收分別來自時(shí)間接收模塊1、恒溫晶振60、IRIG-B碼接收模塊30的TOD時(shí)間和秒脈沖、同步頻率、IRIG-B直流碼，編解碼模塊50的信號輸出端輸出IRIG-B直流碼、TOD時(shí)間和秒脈沖分別至IRIG-B碼輸出模塊20、時(shí)間輸出模塊40的信號輸入端。本實(shí)用新型不僅實(shí)現(xiàn)了 IRIG-B直流碼的編碼、調(diào)制分別在ARM微處理器系統(tǒng)MSS、FPGA調(diào)制單元中并行進(jìn)行，解調(diào)、解碼分別在FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS中并行進(jìn)行，而且本實(shí)用新型還具備設(shè)計(jì)簡單、授時(shí)精度高、系統(tǒng)穩(wěn)定可靠的優(yōu)點(diǎn)。
[0038]如圖4所示，所述編解碼模塊50包括片上系統(tǒng)控制器，所述片上系統(tǒng)控制器內(nèi)部集成時(shí)鐘產(chǎn)生模塊Clock、FPGA調(diào)制單元、FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS;
[0039]所述時(shí)鐘產(chǎn)生模塊Clock接收分別來自時(shí)間接收模塊10、恒溫晶振60的秒脈沖、同步頻率，所述時(shí)鐘產(chǎn)生模塊Cl ο ck的信號輸出端連接FPGA調(diào)制單元、FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS的信號輸入端，所述FPGA調(diào)制單元的輸入端輸入秒脈沖，所述ARM微處理器系統(tǒng)MSS接收來自時(shí)間接收模塊10的TOD時(shí)間，ARM微處理器系統(tǒng)MSS用于對TOD時(shí)間進(jìn)行編碼、并將編碼后的TOD時(shí)間送入FPGA調(diào)制單元中進(jìn)行調(diào)制得到同步的IRIG-B直流碼，所述FPGA調(diào)制單元輸出IRIG-B直流碼至IRIG-B碼輸出模塊20的信號輸入端；
[0040]所述FPGA解調(diào)單元接收來自IRIG-B碼接收模塊30的IRIG-B直流碼，F(xiàn)PGA解調(diào)單元用于對IRIG-B直流碼進(jìn)行解調(diào)，并將解碼后的IRIG-B直流碼送入ARM微處理器系統(tǒng)MSS中進(jìn)行解碼，得到同步的TOD時(shí)間和秒脈沖，所述ARM微處理器系統(tǒng)MSS、FPGA解調(diào)單元分別輸出TOD時(shí)間、秒脈沖至?xí)r間輸出模塊40的信號輸入端。
[0041 ]如圖5所示，所述FPGA調(diào)制單元包括碼流接收模塊Reg_wrp、第一RAM讀寫模塊TPSRAM_1、第二RAM讀寫模塊TPSRAMJ)、以及第一讀寫控制模塊Out_TPCtrl;所述碼流接收模塊Reg_wrp接收來自ARM微處理器系統(tǒng)MSS編碼后的TOD時(shí)間，所述碼流接收模塊Reg_wrp的信號輸出端連接第一讀寫控制模塊Out_TPCtrl、第一 RAM讀寫模塊TPSRAM_1、第二 RAM讀寫模塊TPSRAMJ)的信號輸入端，所述第一讀寫控制模塊Out_TPCtrl用于控制第一 RAM讀寫模塊TPSRAMj和第二 RAM讀寫模塊TPSRAMJ)的讀寫操作，所述第一 RAM讀寫模塊TPSRAM_1、第二 RAM讀寫模塊TPSRAMJ)的輸出端均連接二選一選擇器MX2的信號輸入端，所述MX2的信號輸出端輸出IRIG-B直流碼至IRIG-B碼輸出模塊20的信號輸入端。
[0042]如圖6所示，所述FPGA解調(diào)單元包括碼元識別模塊EleDetect、解碼模塊Decode、第三RAM讀寫模塊TPSRAM_3、第四RAM讀寫模塊TPSRAM_4、第二讀寫控制模塊RAMCtr I和碼流發(fā)送模塊RAMapb;所述碼元識別模塊EleDetect接收來自IRIG-B碼接收模塊30的IRIG-B直流碼，碼元識別模塊EleDetect的信號輸出端連接解碼模塊Decode、第二讀寫控制模塊RAMCtrl的信號輸入端，所述第二讀寫控制模塊RAMCtrl用于控制第三RAM讀寫模塊TPSRAM_3和第四RAM讀寫模塊TPSRAM_4的讀寫操作，所述第三RAM讀寫模塊TPSRAM_3、第四RAM讀寫模塊TPSRAM_4的輸出端均連接碼流發(fā)送模塊RAMapb的信號輸入端，所述碼流發(fā)送模塊RAMapb用于將解碼后的IRIG-B直流碼送入ARM微處理器系統(tǒng)MSS中進(jìn)行解碼。
[0043]所述片上系統(tǒng)控制器芯片型號為美國Micro semi公司生產(chǎn)的SmartFus 1n2系列的M2S025T芯片;具備處理速度快、低功耗、安全性和可靠性高的優(yōu)點(diǎn)。
[0044]如圖2所示，IRIG-B直流碼的幀周期為I秒，由100個(gè)碼元組成，每個(gè)碼元10ms，碼元寬度分為8ms、5ms和2ms三種，分別代表碼元“P”、“I”、“O”。為了便于傳輸和提取B碼中的信息，每1個(gè)碼元中有一個(gè)位置識別標(biāo)識，分別稱為P1、P2、…、P9、PO，幀參考標(biāo)志是由位置識別標(biāo)志PO和相鄰的基準(zhǔn)碼元Pr組成的，Pr的前沿即是每幀的準(zhǔn)秒時(shí)刻，也就是從該準(zhǔn)秒時(shí)刻起，按秒、分、時(shí)、天等時(shí)間信息進(jìn)行編碼，最終形成DC碼。
[0045]本實(shí)用新型在使用時(shí)，可以與現(xiàn)有技術(shù)中的軟件配合來進(jìn)行使用。下面結(jié)合現(xiàn)有技術(shù)中的軟件對本實(shí)用新型的工作原理進(jìn)行描述，但是必須指出的是:與本實(shí)用新型相配合的軟件不是本實(shí)用新型的創(chuàng)新部分，也不是本實(shí)用新型的組成部分。
[0046]如圖3所示，一種IRIG-B直流碼編解碼裝置的編解碼方法，其核心是根據(jù)IRIG-B直流碼協(xié)議，將所述IRIG-B直流碼對應(yīng)的每Ims視為lbit，有脈寬為高電平I，否則為低電平0，則IRIG-B直流碼中三種碼元“P”、“I”和“O”分別用二進(jìn)制數(shù)據(jù)表示為1111111100、1111100000和1100000000，則一幀IRIG-B直流碼為100碼元即為100bit的二進(jìn)制碼流。
[0047]其中編碼方法具體步驟包括:
[0048]S1、所述ARM微處理器系統(tǒng)MSS通過T0D_Input串口接收來自時(shí)間接收模塊10的TOD時(shí)間，并對接收到的TOD時(shí)間進(jìn)行解算，得到秒、分、時(shí)、日、月、年的時(shí)間信息，并根據(jù)IRIG-B直流碼協(xié)議，ARM微處理器系統(tǒng)MSS將所述時(shí)間信息轉(zhuǎn)換成碼元“P”、“I”、“O”的形式，并充實(shí)得到100碼元的一幀IRIG-B碼數(shù)據(jù)，即擴(kuò)展為100bit的時(shí)間碼流;所述ARM微處理器系統(tǒng)MSS將所述時(shí)間碼流存入長度為16bit大小為64的整形數(shù)組中；所述ARM微處理器系統(tǒng)MSS響應(yīng)來自所述時(shí)間接收模塊1的秒脈沖PPS_in中斷，所述秒脈沖PPS_in中斷時(shí)，ARM微處理器系統(tǒng)MSS將所述整形數(shù)組中的時(shí)間碼流同步發(fā)送給FPGA調(diào)制單元；
[0049]S2、所述碼流接收模塊Reg_wrp接收來自ARM微處理器系統(tǒng)MSS的整形數(shù)組中的時(shí)間碼流，并同步寫入第一RAM讀寫模塊TPSRAM_1和第二RAM讀寫模塊TPSRAM_0中，所述第一RAM讀寫模塊TPSRAM_1和第二 RAM讀寫模塊TPSRAMJ)采用乒乓操作，第一讀寫控制模塊0ut_TPCtrl控制第一 RAM讀寫模塊TPSRAM_1寫操作的同時(shí)控制第二 RAM讀寫模塊TPSRAMJ)讀操作，控制第二 RAM讀寫模塊TPSRAMJ)寫操作的同時(shí)控制RAM讀模塊TPSRAM_1讀操作，如此循環(huán)操作；
[0050]S3、所述時(shí)鐘產(chǎn)生模塊Clock的響應(yīng)來自所述時(shí)間接收模塊10的秒脈沖PPS_in和恒溫晶振60的1MHz時(shí)鐘ClklOMjn，時(shí)鐘產(chǎn)生模塊Clock產(chǎn)生同源的IKHz時(shí)鐘ClklKHz_out作為所述第一 RAM讀寫模塊TPSRAM_1和第二 RAM讀寫模塊TPSRAMJ)的讀時(shí)鐘，第一 RAM讀寫模塊TPSRAMj和第二 RAM讀寫模塊TPSRAMJ)輪流將內(nèi)存中數(shù)據(jù)以Ibit字長，輸出100bit，得到與所述秒脈沖PPS_in同步的IRIG-B直流碼的直流波形。
[0051 ]所述解碼方法具體步驟包括:
[0052]S1、所述碼元識別模塊EleDetect接收來自IRIG-B碼接收模塊30的IRIG-B直流碼，根據(jù)IRIG-B直流碼協(xié)議，自動識別IRIG-B直流碼中對應(yīng)碼元“P”、“I”和“O”，并分別用1bit二進(jìn)制碼元表示為1111111100、1111100000 和1100000000，S卩Element_0ut[9:0];采用與碼元識別模塊EleDetect的本地時(shí)鐘同源的1KHz時(shí)鐘Clk_10K來捕捉IRIG-B直流碼的上升沿和下降沿，產(chǎn)生與本地時(shí)鐘同源的上升沿時(shí)鐘Pos_0ut和下降沿時(shí)鐘Neg_0ut ；
[0053]S2、所述解碼模塊Decode根據(jù)步驟SI中產(chǎn)生的上升沿時(shí)鐘Pos_0ut、二進(jìn)制碼元Element_In[9:0]，解碼模塊Decode自動識別IRIG-B直流碼的幀參考標(biāo)志pp_f lag，由所述幀參考標(biāo)志PP_f lag找到IRIG-B直流碼的幀頭，然后當(dāng)所述上升沿時(shí)鐘Pos_0ut到來時(shí)，輸出二進(jìn)制碼元Element_In[9:0]，得到完整的一幀IRIG-B直流碼的二進(jìn)制數(shù)據(jù)，當(dāng)解碼模塊Decode識別出所述幀參考標(biāo)志pp_f lag時(shí)，以輸入的IRIG-B直流碼的上升沿開始計(jì)數(shù)，當(dāng)計(jì)滿99時(shí)，下一相鄰的IRIG-B直流碼的上升沿即為準(zhǔn)秒時(shí)刻標(biāo)志PPS_f lag，將幀參考脈沖PP_Out和準(zhǔn)秒時(shí)刻標(biāo)志PPS_0ut送入ARM微處理器系統(tǒng)MSS端口，并將秒脈沖發(fā)送至?xí)r間輸出模塊40的信號輸入端；
[0054]S3、所述第三RAM讀寫模塊TPSRAM_3和第四RAM讀寫模塊TPSRAM_4采用乒乓操作，第二讀寫控制模塊RAMCtrl控制第三RAM讀寫模塊TPSRAM_3寫操作的同時(shí)控制第四RAM讀寫模塊TPSRAM_4讀操作，控制第四RAM讀寫模塊TPSRAM_4寫操作的同時(shí)控制第三RAM讀寫模塊TPSRAM_3讀操作，如此循環(huán)操作，第二讀寫控制模塊RAMCtrl控制碼流發(fā)送模塊RAMapb將第三RAM讀寫模塊TPSRAM_3或第四RAM讀寫模塊TPSRAM_4內(nèi)存中的二進(jìn)制數(shù)據(jù)發(fā)送至ARM微處理器系統(tǒng)MSS的總線上；
[0055]S4、所示ARM微處理器系統(tǒng)MSS響應(yīng)來自所述幀參考脈沖PP_0ut中斷時(shí)，ARM微處理器系統(tǒng)MSS同步讀取總線上的二進(jìn)制數(shù)據(jù)，并進(jìn)行解碼，根據(jù)IRIG-B直流碼協(xié)議，ARM微處理器系統(tǒng)MSS提取所述二進(jìn)制數(shù)據(jù)中秒、分、時(shí)、日、月、年的時(shí)間信息并轉(zhuǎn)換成ASCII格式的TOD時(shí)間；所述ARM微處理器系統(tǒng)MSS響應(yīng)來自FPGA解調(diào)單元的秒脈沖PPS_0ut中斷時(shí)，所述ARM微處理器系統(tǒng)MSS同步將TOD時(shí)間經(jīng)T0D_0utput串口發(fā)送至輸出模塊40的信號輸入端。
【主權(quán)項(xiàng)】
1.一種IRIG-B直流碼編解碼裝置，其特征在于:包括時(shí)間接收模塊(10)、IRIG-B碼輸出模塊(20)、IRIG-B碼接收模塊(30)、時(shí)間輸出模塊(40)、編解碼模塊(50)、以及恒溫晶振(60)，所述編解碼模塊(50)的信號輸入端接收分別來自時(shí)間接收模塊(10)、恒溫晶振(60)、IRIG-B碼接收模塊(30)的TOD時(shí)間和秒脈沖、同步頻率、IRIG-B直流碼，編解碼模塊(50)的信號輸出端輸出IRIG-B直流碼、TOD時(shí)間和秒脈沖分別至IRIG-B碼輸出模塊(20)、時(shí)間輸出模塊(40)的信號輸入端。2.如權(quán)利要求1所述的一種IRIG-B直流碼編解碼裝置，其特征在于:所述編解碼模塊(50)包括片上系統(tǒng)控制器，所述片上系統(tǒng)控制器內(nèi)部集成時(shí)鐘產(chǎn)生模塊Clock、FPGA調(diào)制單元、FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS ； 所述時(shí)鐘產(chǎn)生模塊Clock接收分別來自時(shí)間接收模塊(10)、恒溫晶振(60)的秒脈沖、同步頻率，所述時(shí)鐘產(chǎn)生模塊Cl ο ck的信號輸出端連接FPGA調(diào)制單元、FPGA解調(diào)單元、ARM微處理器系統(tǒng)MSS的信號輸入端，所述FPGA調(diào)制單元的輸入端輸入秒脈沖，所述ARM微處理器系統(tǒng)MSS接收來自時(shí)間接收模塊(1)的TOD時(shí)間，所述ARM微處理器系統(tǒng)MSS的輸出端輸出編碼后的TOD時(shí)間至FPGA調(diào)制單元的輸入端，所述FPGA調(diào)制單元輸出IRIG-B直流碼至IRIG-B碼輸出模塊(20)的信號輸入端； 所述FPGA解調(diào)單元接收來自IRIG-B碼接收模塊(30)的IRIG-B直流碼，F(xiàn)PGA解調(diào)單元的輸出端輸出IRIG-B直流碼至ARM微處理器系統(tǒng)MSS的輸入端，所述ARM微處理器系統(tǒng)MSS、FPGA解調(diào)單元分別輸出TOD時(shí)間、秒脈沖至?xí)r間輸出模塊(40)的信號輸入端。3.如權(quán)利要求2所述的一種IRIG-B直流碼編解碼裝置，其特征在于:所述FPGA調(diào)制單元包括碼流接收模塊Reg_wrp、第一 RAM讀寫模塊TPSRAM_1、第二 RAM讀寫模塊TPSRAM_0、以及第一讀寫控制模塊Out_TPCtrl;所述碼流接收模塊Reg_wrp接收來自ARM微處理器系統(tǒng)MSS編碼后的TOD時(shí)間，所述碼流接收模塊Reg_wrp的信號輸出端連接第一讀寫控制模塊0ut_TPCtr 1、第一 RAM讀寫模塊TPSRAM_1、第二RAM讀寫模塊TPSRAM_0的信號輸入端，所述第一讀寫控制模塊0ut_TPCtr I的信號輸出端連接第一 RAM讀寫模塊TPSRAM_1、第二 RAM讀寫模塊TPSRAM_0的信號輸入端，所述第一 RAM讀寫模塊TPSRAM_1、第二 RAM讀寫模塊TPSRAM_0的輸出端均連接二選一選擇器MX2的信號輸入端，所述二選一選擇器MX2的信號輸出端輸出IRIG-B直流碼至IRIG-B碼輸出模塊(20)的信號輸入端； 所述FPGA解調(diào)單元包括碼元識別模塊EleDe tect、解碼模塊Decode、第三RAM讀寫模塊TPSRAM_3、第四RAM讀寫模塊TPSRAM_4、第二讀寫控制模塊RAMCtr I和碼流發(fā)送模塊RAMapb ；所述碼元識別模塊EleDetect接收來自IRIG-B碼接收模塊(30)的IRIG-B直流碼，碼元識別模塊EleDetect的信號輸出端連接解碼模塊Decode、第二讀寫控制模塊RAMCtrl的信號輸入端，所述第二讀寫控制模塊RAMCtrl的信號輸出端連接第三RAM讀寫模塊TPSRAM_3、第四RAM讀寫模塊TPSRAM_4的信號輸入端，所述第三RAM讀寫模塊TPSRAM_3、第四RAM讀寫模塊TPSRAM_4的輸出端均連接碼流發(fā)送模塊RAMapb的信號輸入端，所述碼流發(fā)送模塊RAMapb的輸出端輸出解碼后的IRIG-B直流碼至ARM微處理器系統(tǒng)MSS的輸入端。4.如權(quán)利要求2所述的一種IRIG-B直流碼編解碼裝置，其特征在于:所述片上系統(tǒng)控制器芯片型號為美國Microsemi公司生產(chǎn)的SmartFus1n2系列的M2S025T芯片。
【文檔編號】H04L7/00GK205490576SQ201620099682
【公開日】2016年8月17日
【申請日】2016年1月28日
【發(fā)明人】陳偉, 陳仿杰, 孟憲偉, 王宇, 王世臣, 唐述強(qiáng), 李端超, 黃少雄, 范曉東, 范興民, 廖芹, 趙娟, 梁本仁, 鄭智雄
【申請人】安徽四創(chuàng)電子股份有限公司, 國網(wǎng)安徽省電力公司