基于fpga的高速串并轉(zhuǎn)換電路的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種基于FPGA的高速串并轉(zhuǎn)換電路。在低速時(shí)鐘下，將高速串行數(shù)字信號(hào)通過(guò)基于FPGA的多級(jí)延時(shí)抽頭器和多級(jí)接收存儲(chǔ)器后，可在一個(gè)周期內(nèi)采集且并行輸出多位數(shù)字信號(hào)。本發(fā)明通過(guò)FPGA實(shí)現(xiàn)，可由低速數(shù)字電路完成對(duì)高速數(shù)字信號(hào)的串行轉(zhuǎn)并行處理，降低了系統(tǒng)成本，簡(jiǎn)化了電路設(shè)計(jì)，具有較高的性價(jià)比。
【專利說(shuō)明】基于FPGA的高速串并轉(zhuǎn)換電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于一種信號(hào)串并轉(zhuǎn)換電路，特別是一種基于FPGA的高速數(shù)字信號(hào)串并轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]數(shù)字信號(hào)串并轉(zhuǎn)換電路是電子信息及通信方面應(yīng)用中的重要組成部分，廣泛應(yīng)用于國(guó)防、航天、遙感等諸多領(lǐng)域。通常各領(lǐng)域中使用的串并轉(zhuǎn)換芯片，如74hc595，74hcl66等，由于結(jié)構(gòu)固定，品種較為單一，導(dǎo)致其應(yīng)用范圍受到限制。
[0003]現(xiàn)有技術(shù)中，若自主構(gòu)建串并轉(zhuǎn)換電路，則往往存在設(shè)計(jì)不夠靈活，成本較高，實(shí)現(xiàn)復(fù)雜等缺點(diǎn)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提出一種在低速時(shí)鐘下對(duì)高速數(shù)字信號(hào)進(jìn)行串并轉(zhuǎn)換的方法，通過(guò)FPGA設(shè)計(jì)電路使高速數(shù)字信號(hào)在時(shí)鐘周期內(nèi)進(jìn)行多次延時(shí)后并行輸出，將低速時(shí)鐘實(shí)現(xiàn)高速數(shù)字信號(hào)的串行轉(zhuǎn)并行變?yōu)榭赡堋?br> [0005]實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為:一種基于FPGA的高速串并轉(zhuǎn)換電路，由多級(jí)延時(shí)抽頭器及多級(jí)接收存儲(chǔ)器兩部分組成，多級(jí)延時(shí)抽頭器由多個(gè)延時(shí)單元串聯(lián)組成，多級(jí)接收存儲(chǔ)器由多個(gè)D觸發(fā)器組成；將高速數(shù)字信號(hào)輸入多級(jí)延時(shí)抽頭器輸出多級(jí)延時(shí)信號(hào)，然后各級(jí)延時(shí)信號(hào)分別對(duì)應(yīng)輸入多級(jí)接收存儲(chǔ)器的D觸發(fā)器，在下一時(shí)鐘到來(lái)時(shí)將當(dāng)前輸入D觸發(fā)器的信號(hào)進(jìn)行存儲(chǔ)并輸出，由此實(shí)現(xiàn)單個(gè)時(shí)鐘內(nèi)信號(hào)的串行轉(zhuǎn)并行，并繼續(xù)下個(gè)時(shí)鐘周期的數(shù)字信號(hào)采集。
[0006]所述的多級(jí)延時(shí)抽頭器由多個(gè)延時(shí)單元串聯(lián)組成，其中一端作為輸入端，數(shù)字信號(hào)由此輸入，經(jīng)過(guò)各延時(shí)單元并產(chǎn)生多級(jí)延時(shí)；每個(gè)延時(shí)單元的輸出端分出一路作為多級(jí)延時(shí)抽頭器的輸出端，可將經(jīng)過(guò)各級(jí)延時(shí)的數(shù)字信號(hào)及時(shí)輸出。
[0007]所述的多級(jí)接收存儲(chǔ)器由多個(gè)D觸發(fā)器組成，每個(gè)D觸發(fā)器的輸入端都與一個(gè)延時(shí)單兀的輸出端相連，數(shù)量與延時(shí)單兀相同；多級(jí)延時(shí)抽頭器的輸出信號(hào)對(duì)應(yīng)輸入各D觸發(fā)器，每過(guò)一個(gè)時(shí)鐘周期由各D觸發(fā)器的輸出端統(tǒng)一輸出。
[0008]所述的延時(shí)單元由FPGA內(nèi)部查找表實(shí)現(xiàn)，經(jīng)查找表后實(shí)現(xiàn)延時(shí)。
[0009]所述的D觸發(fā)器為FPGA內(nèi)部的基本單元，并由同一時(shí)鐘及同一復(fù)位進(jìn)行控制。
[0010]所述的多級(jí)接收存儲(chǔ)器的輸出端信號(hào)即為串并轉(zhuǎn)換電路的輸出信號(hào)，用于后續(xù)的數(shù)字信號(hào)處理。
[0011]本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn):本發(fā)明提供的電路僅使用FPGA即可實(shí)現(xiàn)對(duì)高速串行信號(hào)的并行轉(zhuǎn)換。該串并轉(zhuǎn)換電路與其它同類方式相比，成本大大降低，且具有設(shè)計(jì)易實(shí)現(xiàn)及靈活度高等優(yōu)點(diǎn)。
【專利附圖】

【附圖說(shuō)明】[0012]圖1為本發(fā)明聞速串并轉(zhuǎn)換電路的結(jié)構(gòu)不意圖。
[0013]圖2為本發(fā)明本高速串并轉(zhuǎn)換電路的具體結(jié)構(gòu)圖。
[0014]圖3為本發(fā)明基本延時(shí)單元示意圖。
[0015]圖4為本發(fā)明D觸發(fā)器示意圖。
[0016]圖5為本發(fā)明時(shí)鐘周期內(nèi)信號(hào)的延時(shí)采樣示意圖。
【具體實(shí)施方式】
[0017]本發(fā)明基于FPGA的高速串并轉(zhuǎn)換電路，在低速時(shí)鐘下，將高速串行數(shù)字信號(hào)通過(guò)基于FPGA的多級(jí)延時(shí)抽頭器和多級(jí)接收存儲(chǔ)器后，可在一個(gè)周期內(nèi)采集且并行輸出多位
數(shù)字信號(hào)。
[0018]本發(fā)明基于FPGA的高速串并轉(zhuǎn)換電路，其實(shí)現(xiàn)電路由多級(jí)延時(shí)抽頭器和多級(jí)接收存儲(chǔ)器兩部分組成，實(shí)現(xiàn)方法如下:
一，高速數(shù)字信號(hào)進(jìn)入多級(jí)延時(shí)抽頭器輸出多級(jí)延時(shí)的信號(hào)；
二，各級(jí)延時(shí)信號(hào)分別對(duì)應(yīng)輸入多級(jí)接收存儲(chǔ)器的D觸發(fā)器，在下一個(gè)時(shí)鐘到來(lái)時(shí)將當(dāng)前輸入D觸發(fā)器的信號(hào)進(jìn)行存儲(chǔ)并輸出，由此實(shí)現(xiàn)單個(gè)時(shí)鐘內(nèi)信號(hào)的串行轉(zhuǎn)并行。
[0019]所述的多級(jí)延時(shí)抽頭器由多個(gè)串聯(lián)的延時(shí)單元組成，每個(gè)延時(shí)單元的輸出端分出一路作為多級(jí)延時(shí)抽頭器的輸出端。
[0020]所述的多級(jí)接收存儲(chǔ)器由多個(gè)D觸發(fā)器組成，每個(gè)D觸發(fā)器的輸入端都與一個(gè)延時(shí)單元的輸出端相連，數(shù)量與延時(shí)單元相同。
[0021]所述的延時(shí)單元可由FPGA內(nèi)部的查找表實(shí)現(xiàn)，經(jīng)過(guò)查找表后實(shí)現(xiàn)延時(shí)。
[0022]所述的D觸發(fā)器為FPGA內(nèi)部的基本單元，并由同一時(shí)鐘及同一復(fù)位進(jìn)行控制。
[0023]所述的多級(jí)接收存儲(chǔ)器的輸出端即為串并轉(zhuǎn)換電路的輸出信號(hào)，用于后續(xù)的數(shù)字
信號(hào)處理。
[0024]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。
[0025]本發(fā)明提供了一種基于FPGA的高速串并轉(zhuǎn)換電路，其實(shí)現(xiàn)結(jié)構(gòu)由多級(jí)延時(shí)抽頭器和多級(jí)接收存儲(chǔ)器兩部分組成，如圖1所示。
[0026]其中高速串并轉(zhuǎn)換電路的具體結(jié)構(gòu)，如圖2所示，多級(jí)延時(shí)抽頭器的輸出端與多級(jí)接收存儲(chǔ)器的輸入端相連，多級(jí)接收存儲(chǔ)器輸出并行信號(hào)，用于后續(xù)的數(shù)字信號(hào)處理。
[0027]其中多級(jí)延時(shí)抽頭器由多個(gè)延時(shí)單元串聯(lián)而成，用于令信號(hào)在一個(gè)時(shí)鐘周期內(nèi)產(chǎn)生多級(jí)延時(shí)；多級(jí)接收存儲(chǔ)器由多個(gè)D觸發(fā)器組成，用于接收并輸出各級(jí)延時(shí)后所產(chǎn)生的信號(hào)，數(shù)量與延時(shí)單元相同，每個(gè)延時(shí)單元的輸出端分出一路與D觸發(fā)器的輸入端相連。
[0028]下面對(duì)各部分結(jié)構(gòu)進(jìn)行詳細(xì)介紹:
延時(shí)單元，如圖3所示，由FPGA內(nèi)部的查找表實(shí)現(xiàn)，對(duì)A0、A1、A2端輸入為0，信號(hào)從A3端輸入，經(jīng)過(guò)查找表后延時(shí)，從O端輸出。信號(hào)經(jīng)過(guò)查找表后延時(shí)最小延時(shí)時(shí)間，以實(shí)現(xiàn)一級(jí)延時(shí)效果，多個(gè)延時(shí)單元串聯(lián)便可實(shí)現(xiàn)多級(jí)延時(shí)。不同型號(hào)的FPGA芯片，最小延時(shí)時(shí)間略有差異。
[0029]D觸發(fā)器，如圖4所示，為FPGA內(nèi)部基本單元，其中輸入端D與延時(shí)單元的輸出端相連，時(shí)鐘端CLK接同一時(shí)鐘信號(hào)，復(fù)位鍵統(tǒng)一連接。當(dāng)一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，D觸發(fā)器便將當(dāng)前輸入的信號(hào)進(jìn)行存儲(chǔ)并輸出，以實(shí)現(xiàn)對(duì)信號(hào)的采集。[0030]通過(guò)布局布線約束技術(shù)，把所使用的查找表和D觸發(fā)器排列在FPGA內(nèi)部相鄰的位置，以實(shí)現(xiàn)延時(shí)可控。
[0031]信號(hào)由串行轉(zhuǎn)為并行的過(guò)程，如圖5所示。信號(hào)通過(guò)一個(gè)延時(shí)單元產(chǎn)生延時(shí)為Δ t，時(shí)鐘周期為Τ，η為延時(shí)單元個(gè)數(shù)，則信號(hào)最長(zhǎng)延時(shí)時(shí)間A t*n應(yīng)小于時(shí)鐘周期Τ，即η應(yīng)取小于T/ Δ t的正整數(shù)。這樣高速串行信號(hào)可在單位時(shí)鐘周期T結(jié)束時(shí)并行輸出η個(gè)數(shù)字信號(hào)，用于完成后續(xù)的數(shù)字信號(hào)處理。
[0032]經(jīng)實(shí)驗(yàn)，當(dāng)系統(tǒng)采樣頻率為100MHz，延時(shí)單元延時(shí)為0.1ns時(shí)，則時(shí)鐘周期T為10ns，延時(shí)單元η應(yīng)小于10/0.1=100。選取η為99，可在一個(gè)時(shí)鐘周期內(nèi)并行輸出99個(gè)數(shù)字信號(hào)，采樣頻率等效于原來(lái)的99倍接近IOGHz，實(shí)現(xiàn)了高速數(shù)字信號(hào)的串并轉(zhuǎn)換。
【權(quán)利要求】
1.一種基于FPGA的高速串并轉(zhuǎn)換電路，其特征在于:由多級(jí)延時(shí)抽頭器及多級(jí)接收存儲(chǔ)器兩部分組成，多級(jí)延時(shí)抽頭器由多個(gè)延時(shí)單元串聯(lián)組成，多級(jí)接收存儲(chǔ)器由多個(gè)D觸發(fā)器組成；將高速數(shù)字信號(hào)輸入多級(jí)延時(shí)抽頭器輸出多級(jí)延時(shí)信號(hào)，然后各級(jí)延時(shí)信號(hào)分別對(duì)應(yīng)輸入多級(jí)接收存儲(chǔ)器的D觸發(fā)器，在下一時(shí)鐘到來(lái)時(shí)將當(dāng)前輸入D觸發(fā)器的信號(hào)進(jìn)行存儲(chǔ)并輸出，由此實(shí)現(xiàn)單個(gè)時(shí)鐘內(nèi)信號(hào)的串行轉(zhuǎn)并行，并繼續(xù)下個(gè)時(shí)鐘周期的數(shù)字信號(hào)米集。
2.根據(jù)權(quán)利要求1所述的基于FPGA的高速串并轉(zhuǎn)換電路，其特征在于:所述的多級(jí)延時(shí)抽頭器由多個(gè)延時(shí)單元串聯(lián)組成，其中一端作為輸入端，數(shù)字信號(hào)由此輸入，經(jīng)過(guò)各延時(shí)單元并產(chǎn)生多級(jí)延時(shí)；每個(gè)延時(shí)單元的輸出端分出一路作為多級(jí)延時(shí)抽頭器的輸出端，可將經(jīng)過(guò)各級(jí)延時(shí)的數(shù)字信號(hào)及時(shí)輸出。
3.根據(jù)權(quán)利要求1所述的基于FPGA的高速串并轉(zhuǎn)換電路，其特征在于:所述的多級(jí)接收存儲(chǔ)器由多個(gè)D觸發(fā)器組成，每個(gè)D觸發(fā)器的輸入端都與一個(gè)延時(shí)單元的輸出端相連，數(shù)量與延時(shí)單兀相同；多級(jí)延時(shí)抽頭器的輸出信號(hào)對(duì)應(yīng)輸入各D觸發(fā)器,每過(guò)一個(gè)時(shí)鐘周期由各D觸發(fā)器的輸出端統(tǒng)一輸出。
4.根據(jù)權(quán)利要求1或2所述的基于FPGA的高速串并轉(zhuǎn)換電路，其特征在于:所述的延時(shí)單元由FPGA內(nèi)部查找表實(shí)現(xiàn)，經(jīng)查找表后實(shí)現(xiàn)延時(shí)。
5.根據(jù)權(quán)利要求1或3所述的基于FPGA的高速串并轉(zhuǎn)換電路，其特征在于:所述的D觸發(fā)器為FPGA內(nèi)部的基本單元，并由同一時(shí)鐘及同一復(fù)位進(jìn)行控制。
6.根據(jù)權(quán)利要求1所述的基于FPGA的高速串并轉(zhuǎn)換電路，其特征在于:所述的多級(jí)接收存儲(chǔ)器的輸出端信號(hào)即為串并轉(zhuǎn)換電路的輸出信號(hào)，用于后續(xù)的數(shù)字信號(hào)處理。
【文檔編號(hào)】H03M9/00GK103684473SQ201310685028
【公開(kāi)日】2014年3月26日 申請(qǐng)日期:2013年12月13日 優(yōu)先權(quán)日:2013年12月13日
【發(fā)明者】李洪濤, 馬義耕, 顧陳, 朱曉華, 陳誠(chéng), 王超宇 申請(qǐng)人:南京理工大學(xué)