用于網(wǎng)絡(luò)類核心芯片技術(shù)開發(fā)的通用驗(yàn)證平臺(tái)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及網(wǎng)絡(luò)類核心芯片技術(shù)領(lǐng)域，具體涉及一種用于網(wǎng)絡(luò)類核心芯片技術(shù)開發(fā)的通用驗(yàn)證平臺(tái)及方法。
【背景技術(shù)】
[0002]隨著通信技術(shù)的進(jìn)步，通信網(wǎng)絡(luò)所承載的業(yè)務(wù)發(fā)生了巨大的變化，各種新技術(shù)層出不窮。對(duì)于光傳送網(wǎng)而言，其主要的光傳送網(wǎng)技術(shù)一般為0TN(0ptical TransportNetwork，光傳送網(wǎng))和PTN (Packet Transport Network，分組傳送網(wǎng))；對(duì)于在光接入網(wǎng)而言，其主流的接入方式一般為XG-PON(X-Gigabit-Capable PON, 10吉比特?zé)o源光網(wǎng)絡(luò))和10G-EP0N(萬兆以太網(wǎng)的無源光網(wǎng)絡(luò))。
[0003]目前，國(guó)內(nèi)外主流運(yùn)營(yíng)商和制造商均非常關(guān)注上述技術(shù)的發(fā)展和應(yīng)用，國(guó)外芯片廠商(例如 PMC、AMCC、Broadcom 等)推出了商用的系列 ASIC (Applicat1n SpecificIntegrated Circuit，為專門目的而設(shè)計(jì)的集成電路)芯片。由于ASIC芯片的價(jià)格昂貴，因此ASIC芯片的成本已經(jīng)成為制約國(guó)內(nèi)制造商競(jìng)爭(zhēng)力的重要因素。
[0004]有鑒于此，國(guó)內(nèi)芯片廠商已經(jīng)開始網(wǎng)絡(luò)類核心芯片的自主開發(fā)，進(jìn)而降低設(shè)備應(yīng)用芯片的成本，提升設(shè)備的市場(chǎng)競(jìng)爭(zhēng)力。在芯片開發(fā)過程之前，需要在系統(tǒng)級(jí)驗(yàn)證平臺(tái)上進(jìn)行FPGA (Field — Programmable Gate Array，即現(xiàn)場(chǎng)可編程門陣列)驗(yàn)證。
[0005]目前，操作人員設(shè)計(jì)驗(yàn)證平臺(tái)時(shí)，只能為某一類芯片設(shè)計(jì)一套驗(yàn)證平臺(tái)，由于對(duì)新技術(shù)的驗(yàn)證所需的一套驗(yàn)證平臺(tái)的材料比較昂貴，開發(fā)也需要比較多的人力和時(shí)間成本，因此為一類芯片設(shè)計(jì)一套驗(yàn)證平臺(tái)所需的成本較高，資源利用不夠合理。

【發(fā)明內(nèi)容】

[0006]針對(duì)現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明的目的在于提供一種用于網(wǎng)絡(luò)類核心芯片技術(shù)開發(fā)的通用驗(yàn)證平臺(tái)及方法。本發(fā)明能夠通過通用的驗(yàn)證平臺(tái)對(duì)多類芯片進(jìn)行驗(yàn)證，使用成本較低，資源利用比較合理。
[0007]為達(dá)到以上目的，本發(fā)明提供的用于網(wǎng)絡(luò)類核心芯片技術(shù)開發(fā)的通用驗(yàn)證平臺(tái)，包括電源模塊、CPU模塊和FPGA模塊，該平臺(tái)還包括時(shí)鐘模塊、PLL模塊、DDS模塊、交叉模塊、FPGA模塊、背板信號(hào)連接器、光模塊和RJ45連接器；
[0008]所述CPU模塊分別通過時(shí)鐘模塊、PLL模塊、DDS模塊、交叉模塊與FPGA模塊相連，F(xiàn)PGA模塊與RJ45連接器相連；所述交叉模塊分別與背板信號(hào)連接器、光模塊相連；
[0009]所述CPU模塊用于:對(duì)FPGA模塊進(jìn)行配置；控制時(shí)鐘模塊輸出固定頻率的時(shí)鐘；根據(jù)FPGA內(nèi)先入先出隊(duì)列FIFO的狀態(tài)，對(duì)DDS模塊的時(shí)鐘輸出頻率進(jìn)行實(shí)時(shí)調(diào)整；根據(jù)系統(tǒng)同步要求，控制PLL模塊為FPGA模塊提供所需的PLL時(shí)鐘；控制交叉模塊的數(shù)據(jù)流向；
[0010]所述FPGA模塊包括至少I塊FPGA芯片，F(xiàn)PGA模塊用于:實(shí)現(xiàn)芯片邏輯功能驗(yàn)證；
[0011]所述時(shí)鐘模塊用于:根據(jù)(PU模塊的控制，產(chǎn)生固定的時(shí)鐘頻率；
[0012]所述PLL模塊包括PLL芯片，PLL模塊用于:輸出時(shí)鐘至FPGA模塊；將FPGA模塊下發(fā)的時(shí)鐘進(jìn)行同步和鎖相環(huán)操作；PLL芯片收到下發(fā)的CPU控制后，為FPGA模塊提供所需的PLL時(shí)鐘；
[0013]所述DDS模塊包括DDS芯片，DDS模塊用于:輸出本地時(shí)鐘至FPGA模塊，CPU根據(jù)FPGA內(nèi)FIFO的狀態(tài)，對(duì)DDS芯片的寄存器進(jìn)行讀寫，實(shí)現(xiàn)對(duì)DDS芯片時(shí)鐘輸出頻率的實(shí)時(shí)調(diào)整；
[0014]所述交叉模塊包括交叉芯片，交叉模塊用于:實(shí)現(xiàn)不同端口之間的數(shù)據(jù)交叉互通；
[0015]所述RJ45連接器用于:為FPGA模塊接入IPPS脈沖信號(hào)和2M時(shí)鐘信號(hào)；
[0016]所述光模塊用于:為FPGA模塊接入SFP光模塊業(yè)務(wù)和XFP光模塊業(yè)務(wù)；光模塊包括I?16個(gè)SFP光模塊連接器和I?8個(gè)XFP光模塊連接器；
[0017]所述SFP光模塊連接器用于:為FPGA模塊接入千兆以太網(wǎng)GE、光轉(zhuǎn)換單元OTUl和第三級(jí)同步傳送模塊STM-16業(yè)務(wù)；
[0018]所述XFP光模塊連接器用于:為FPGA模塊接入10GE、萬兆以太網(wǎng)的無源光網(wǎng)絡(luò)10G-EP0N、10吉比特?zé)o源光網(wǎng)絡(luò)XG-PON、0TU2和第四級(jí)同步傳送模塊STM64業(yè)務(wù)；
[0019]所述背板信號(hào)連接器用于:將背板和系統(tǒng)對(duì)接。
[0020]在上述技術(shù)方案的基礎(chǔ)上，所述CPU模塊與時(shí)鐘模塊、PLL模塊、交叉模塊均通過I2C接口相連，CPU模塊通過SPI接口與DDS模塊相連。
[0021]在上述技術(shù)方案的基礎(chǔ)上，所述FPGA模塊還包括外圍電路，外圍電路包括雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR電路和FPGA配置電路。
[0022]在上述技術(shù)方案的基礎(chǔ)上，所述時(shí)鐘模塊包括本地晶振發(fā)生器或時(shí)鐘芯片。
[0023]在上述技術(shù)方案的基礎(chǔ)上，所述RJ45連接器包括2個(gè)RJ45接口。
[0024]在上述技術(shù)方案的基礎(chǔ)上，所述背板信號(hào)連接器包括兼容的高速連接器和低速連接器。
[0025]在上述技術(shù)方案的基礎(chǔ)上，所述SFP光模塊連接器的數(shù)量為8個(gè)。
[0026]在上述技術(shù)方案的基礎(chǔ)上，所述XFP光模塊連接器的數(shù)量為4個(gè)。
[0027]本發(fā)明提供的基于上述通用驗(yàn)證平臺(tái)的用于網(wǎng)絡(luò)類核心芯片技術(shù)開發(fā)的通用驗(yàn)證方法，包括以下步驟:
[0028]S1:根據(jù)需要驗(yàn)證的芯片，CPU模塊控制時(shí)鐘模塊產(chǎn)生對(duì)應(yīng)的固定時(shí)鐘頻率，轉(zhuǎn)到S2 ；
[0029]S2:根據(jù)需要驗(yàn)證的芯片，判斷是否需要PLL模塊或DDS模塊輸出的時(shí)鐘，若是，將PLL芯片或DDS芯片設(shè)置為低阻態(tài)，轉(zhuǎn)到S3 ;否則將PLL芯片或DDS芯片設(shè)置為高阻態(tài)，轉(zhuǎn)到S3 ；
[0030]S3:根據(jù)需要驗(yàn)證的芯片，判斷是否需要交叉模塊，若是，對(duì)交叉芯片進(jìn)行交叉使用配置后，將數(shù)據(jù)分配至相應(yīng)的數(shù)據(jù)通路，轉(zhuǎn)到S4 ;否則對(duì)交叉芯片進(jìn)行非交叉使用配置后，將FPGA直接與光模塊或背板信號(hào)連接器相連，轉(zhuǎn)到S4 ;
[0031]S4:若需要驗(yàn)證的芯片有IPPS脈沖信號(hào)和/或2M時(shí)鐘信號(hào)輸入輸出的需求，將相應(yīng)的信號(hào)通過RJ45連接器輸出至FPGA模塊。
[0032]與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于:
[0033](I)本發(fā)明對(duì)所需驗(yàn)證的各種技術(shù)進(jìn)行評(píng)估后，選擇能夠滿足所有技術(shù)要求的FPGA芯片，作為邏輯驗(yàn)證的主體。在此基礎(chǔ)上，本發(fā)明將評(píng)估后的各種技術(shù)的數(shù)據(jù)收發(fā)速率、時(shí)鐘要求以及對(duì)外接口等方面進(jìn)行匯總，在驗(yàn)證板上設(shè)計(jì)相應(yīng)的電路模塊，不僅能夠簡(jiǎn)化驗(yàn)證板設(shè)置，而且將功能相同的電路(例如時(shí)鐘模塊、CPU模塊、DDS模塊、PLL模塊等電路做)集成為模塊形式，以便靈活配置。
[0034](2)為適應(yīng)在不同系統(tǒng)中的測(cè)試，在對(duì)外接口方面，本發(fā)明設(shè)計(jì)了多種業(yè)務(wù)接口(SFP光模塊連接器、XFP光模塊連接器和RJ45連接器)，在測(cè)試時(shí)，本發(fā)明能夠根據(jù)不同芯片的要求選擇對(duì)應(yīng)的業(yè)務(wù)接口 ；在系統(tǒng)接口方面，本發(fā)明設(shè)計(jì)了高速連接器和低速連接器，定義了背板總線，能夠兼容不同的信號(hào)，便于通過背板和不同系統(tǒng)對(duì)接。
[0035](3)從優(yōu)點(diǎn)(I)和(2)可以得出，本發(fā)明將芯片驗(yàn)證平臺(tái)的應(yīng)用場(chǎng)合大大擴(kuò)展，繼承了驗(yàn)證平臺(tái)設(shè)計(jì)中可以共用的部分(包括硬件和軟件)，方便了芯片設(shè)計(jì)及測(cè)試者根據(jù)不同需求調(diào)整設(shè)計(jì)及測(cè)試的要求；不僅能夠滿足10G-EP0N、XG-P0N、0TN、PTN等多種技術(shù)在系統(tǒng)設(shè)備上的驗(yàn)證要求，而且最大限度地做到了信號(hào)和功能模塊復(fù)用。因此，與現(xiàn)有技術(shù)中為一類芯片設(shè)計(jì)一套驗(yàn)證平臺(tái)相比，本發(fā)明能夠通過通用的驗(yàn)證平臺(tái)對(duì)多類芯片進(jìn)行驗(yàn)證，使用成本顯著降低，資源利用比較合理。
【附圖說明】
[0036]圖1為本發(fā)明實(shí)施例中用于網(wǎng)絡(luò)類核心芯片技術(shù)開發(fā)的通用驗(yàn)證平臺(tái)的結(jié)構(gòu)框圖；
[0037]圖2為本發(fā)明實(shí)施例中通用驗(yàn)證平臺(tái)的各種應(yīng)用的數(shù)據(jù)流向圖。
【具體實(shí)施方式】
[0038]以下結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)說明。
[0039]參見圖1和圖2所示，本發(fā)明實(shí)施例中的用于網(wǎng)絡(luò)類核心芯片技術(shù)開發(fā)的通用驗(yàn)證平臺(tái)，包括電源模塊、CPU模塊、時(shí)鐘模塊、PLL(Phase Locked Loop，鎖相環(huán))模塊、DDS (Direct Digital Synthesizer，直接數(shù)字式頻率合成器)模塊、交叉模塊、FPGA模塊、背板信號(hào)連接器、光模塊和RJ45(標(biāo)準(zhǔn)8位模塊化接口)連接器。
[0040]所有模塊和連接器均與電源模塊相連，CPU模塊分別通過時(shí)鐘模塊、PLL模塊、DDS模塊、交叉模塊與FPGA模塊相連，F(xiàn)PGA模塊與RJ45連接器相連；交叉模塊分別與背板信號(hào)連接器、光模塊相連。
[0041]CPU模塊用于:為驗(yàn)證平臺(tái)提供控制及管理，例如對(duì)FPGA模塊進(jìn)行配置；控制時(shí)鐘模塊輸出固定頻率的時(shí)鐘；根據(jù)FPGA內(nèi)FIFO (First Input First Output，先入先出隊(duì)列)的狀態(tài)，對(duì)DDS模塊的時(shí)鐘輸出頻率進(jìn)行實(shí)時(shí)調(diào)整；根據(jù)系統(tǒng)同步要求，控制PLL模塊為FPGA模塊提供所需的PLL時(shí)鐘；控制交叉模塊的數(shù)據(jù)流向。
[0042]CPU模塊與時(shí)鐘模塊、PLL模塊、交叉模塊均通過I2C接口(兩線式串行總線接口)相連，CPU模塊通過SPI接口 (Serial Peripheral Interface，串行外設(shè)接口)與DDS模塊相連。
[0043]FPGA模塊包括至少I塊性能較好的高端FPGA芯片，F(xiàn)PGA模塊用于:實(shí)現(xiàn)芯片邏輯功能驗(yàn)證。FPGA模塊還包括外圍電路，外圍電路包括DDR(Double Data Rate，雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)電路、FPGA配置電路等。
[0044]時(shí)鐘模塊用于:根據(jù)CPU模塊的控制，產(chǎn)生固定的時(shí)鐘