一種用于100g接口的大容量精確包計(jì)數(shù)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及數(shù)字通信技術(shù)領(lǐng)域，尤其是一種用于100G接口的大容量精確包計(jì)數(shù) 方法。
【背景技術(shù)】
[0002] 2010年6月17日電氣和電子工程師協(xié)會(huì)（IEEE)正式批準(zhǔn)了IEEE802. 3ba標(biāo)準(zhǔn)， 2013年國(guó)內(nèi)運(yùn)營(yíng)商全面開(kāi)始部署100G傳輸網(wǎng)絡(luò)，而設(shè)備中接入100G網(wǎng)絡(luò)，進(jìn)行各項(xiàng)業(yè)務(wù) 分析依賴的是對(duì)各類流量分析后得到設(shè)定表項(xiàng)的統(tǒng)計(jì)，100G帶寬是原先常用網(wǎng)絡(luò)接口速率 的10倍，帶來(lái)統(tǒng)計(jì)速率的需求提高10倍，傳統(tǒng)的大規(guī)模掛靜態(tài)隨機(jī)存儲(chǔ)器（SRAM)統(tǒng)計(jì)的 方式接口速率已無(wú)法滿足。
[0003] 前端專用接口處理芯片（、或現(xiàn)場(chǎng)可編程門陣列（FPGA)內(nèi)部100G接口模塊，接入 100G以太網(wǎng)流量，進(jìn)行二三層協(xié)議識(shí)別后，進(jìn)行隊(duì)列編輯序號(hào)（或直接散列（hash)處理，接 口中每個(gè)數(shù)據(jù)包進(jìn)入處理模塊得到一個(gè)編號(hào)，向統(tǒng)計(jì)模塊傳輸，而對(duì)應(yīng)到統(tǒng)計(jì)模塊這些編 號(hào)，實(shí)際對(duì)應(yīng)的是外掛擴(kuò)展存儲(chǔ)的地址，一般會(huì)根據(jù)設(shè)備的需求決定需要統(tǒng)計(jì)的條目數(shù)，從 而選擇外掛存儲(chǔ)的顆粒大小。
[0004] 首先分析下在10G網(wǎng)絡(luò)下常見(jiàn)的大容量報(bào)文類別統(tǒng)計(jì)方式：
[0005] 如圖1，10G以太網(wǎng)流量的最大包速率為14. 881MPPS(百萬(wàn)脈沖/秒-Million PulsesPerSecond);設(shè)備正常需要統(tǒng)計(jì)入端口 /出端口雙向統(tǒng)計(jì)，操作容量的統(tǒng)計(jì)信息 的方式實(shí)際上就是將對(duì)應(yīng)命中規(guī)則的外部存儲(chǔ)地址的內(nèi)容讀出，然后在此前統(tǒng)計(jì)內(nèi)容上加 一，再將此結(jié)果寫入該地址。如此可以計(jì)算一下10G雙向流量統(tǒng)計(jì)對(duì)外部存儲(chǔ)器的接口速 率，14. 881*2*2 ~ 60MPPS，速率較低，目前的外部存儲(chǔ)器都提供至少125M的接口操作速率， 完成此處的操作沒(méi)有瓶頸。需要注意的是，外部存儲(chǔ)的讀寫有多周期的時(shí)序延遲，如果連續(xù) 命中相同的報(bào)文，對(duì)同一個(gè)外部存儲(chǔ)地址進(jìn)行讀寫，需要邏輯內(nèi)部模塊增加cache解決沖 突，否則命中統(tǒng)計(jì)的累加會(huì)遺漏。
[0006] 上文介紹了 10G接口的精確統(tǒng)計(jì)方式，將我們的目標(biāo)移到正題，100G或者未來(lái) 的400G接口，如何完成大容量報(bào)文類別的統(tǒng)計(jì)呢？我們可以初略的算下外部存儲(chǔ)的帶寬， 100G雙向接口統(tǒng)計(jì)需要600MPPS的操作速度，400G那就更大了。目前的四倍數(shù)據(jù)速率靜態(tài) 隨機(jī)存取存儲(chǔ)器（QDR)或者雙倍數(shù)據(jù)速率靜態(tài)隨機(jī)存取存儲(chǔ)器（DDR)靜態(tài)存儲(chǔ)器速率最高 是600M，并且是burst為4,也就是操作命令速率為300MPPS。這樣的速率外部存儲(chǔ)外部已 經(jīng)無(wú)法接受了，或者有人疑問(wèn)，邏輯器件內(nèi)部有靜態(tài)隨機(jī)存儲(chǔ)器（SRAM)，可以用內(nèi)部的存儲(chǔ) 完成，但FPGA內(nèi)部的資源是有限的，目前用于路由器等核心設(shè)備需要的字節(jié)以及包長(zhǎng)統(tǒng)計(jì) 存儲(chǔ)位寬都是64位的，而現(xiàn)在的會(huì)話容量都在256K以上，經(jīng)過(guò)計(jì)算需要存儲(chǔ)容量為32M，已 我們主流XILINXKintex7邏輯芯片的資源表可以看到，最小的7K70T只有4M的塊狀存取 存儲(chǔ)（BRAM)。
[0007] 就算是比較大的器件，如果只用來(lái)單獨(dú)完成統(tǒng)計(jì)功能，成本代價(jià)巨大，直接影響產(chǎn) 品的市場(chǎng)競(jìng)爭(zhēng)力。
[0008] 而且眾所周知靜態(tài)隨機(jī)存儲(chǔ)器（SRAM)的價(jià)格和存儲(chǔ)容量上與動(dòng)態(tài)隨機(jī)存取存儲(chǔ) 器（DRAM)是不可比的，就算使用最新的HMC(HybridMemoryCube，混合內(nèi)存立方體），但價(jià) 格奇高，并且占用邏輯芯片的并串行與串并行轉(zhuǎn)換器（serdes)資源，現(xiàn)在邏輯芯片的價(jià)格 的主要因素在并串行與串并行轉(zhuǎn)換器（serdes)、內(nèi)部布線資源，其次才是容量和并行10的 接口數(shù)量，并且100G帶寬的接口速率下根據(jù)前文分析，直接使用四倍數(shù)據(jù)速率靜態(tài)隨機(jī)存 取存儲(chǔ)器（QDR)-靜態(tài)隨機(jī)存儲(chǔ)器（SRAM)，需要的接口速率帶來(lái)電路板布線、功耗、芯片成 本的增加對(duì)精確統(tǒng)計(jì)的功能得不償失的，是否能使用低成本器件，來(lái)完成大容量規(guī)則命中 的精確統(tǒng)計(jì)，在設(shè)備組網(wǎng)、安全過(guò)濾、路由轉(zhuǎn)換等核心功能中都需要接口的精確命中統(tǒng)計(jì)來(lái) 提供上行策略的分析。低成本高精度的一套統(tǒng)計(jì)方案來(lái)適配100G接口以及可擴(kuò)展到將來(lái) 的400G接口是迫在眉睫的。

【發(fā)明內(nèi)容】

[0009] 本發(fā)明的目的在于提供一種用于100G接口的大容量精確包計(jì)數(shù)方法，提供低成 本高精度的一套統(tǒng)計(jì)方案來(lái)適配100G接口，并且可擴(kuò)展到將來(lái)的400G接口的應(yīng)用。
[0010] 本發(fā)明解決該問(wèn)題的核心在于解決二個(gè)技術(shù)問(wèn)題：
[0011] 1、盡可能使用較少的邏輯資源，并不使用并串行與串并行轉(zhuǎn)換器（serdes);
[0012] 2、使用低速輸入輸出（10)速率的靜態(tài)隨機(jī)存儲(chǔ)器（SRAM)或者使用動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器ORAM)替代。
[0013] 本發(fā)明的技術(shù)方案是：
[0014] 本發(fā)明的有益效果是：
[0015] 本發(fā)明的一種用于100G接口的大容量精確包計(jì)數(shù)方法的關(guān)鍵在于需要維護(hù)兩 張表，由于100G的帶寬問(wèn)題，使得統(tǒng)計(jì)需要的讀寫帶寬變得很大，所以為了降低對(duì)片外 存儲(chǔ)的頻繁操作，在內(nèi)部維護(hù)同樣的統(tǒng)計(jì)，但只記錄最低的幾位位寬，降低了FPGA內(nèi)部 靜態(tài)存儲(chǔ)資源，可以使用較低成本的器件，并使得外部存儲(chǔ)操作減慢，以達(dá)到使用廉價(jià)的 DDR3SDRAM也能足夠支撐100G統(tǒng)計(jì)所需的帶寬。
【附圖說(shuō)明】
[0016] 圖1是現(xiàn)有技術(shù)的在10G網(wǎng)絡(luò)下常見(jiàn)的大容量報(bào)文類別統(tǒng)計(jì)方式示意圖。
[0017] 圖2是本發(fā)明的統(tǒng)計(jì)預(yù)處理步驟的邏輯的內(nèi)部處理模式。
[0018] 圖3是本發(fā)明的雙端口緩存處理流程圖。
【具體實(shí)施方式】
[0019] 下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步描述：
[0020] 如圖2、圖3,為了解決成本問(wèn)題，統(tǒng)計(jì)的完成需要分段處理，讓外部存儲(chǔ)空間對(duì)表 項(xiàng)存儲(chǔ)完成高bit位的統(tǒng)計(jì)，邏輯器件內(nèi)部自建少量存儲(chǔ)空間，對(duì)每個(gè)表項(xiàng)的包數(shù)、字節(jié)數(shù) 的低位進(jìn)行統(tǒng)計(jì)。如前文說(shuō)的256K隊(duì)列進(jìn)行統(tǒng)計(jì)，邏輯內(nèi)部自建18位X256K的表項(xiàng)，只 需要4. 6M位空間，S卩128個(gè)36K雙極隨機(jī)存取存儲(chǔ)器（BRAM);是可以放在K7系列最小的 XC7K70T中完成此功能的。而由于內(nèi)部使用了 18位位寬的內(nèi)部存儲(chǔ)作為隊(duì)列統(tǒng)計(jì)的低位 計(jì)數(shù)，如果需要精確的統(tǒng)計(jì)報(bào)文包數(shù)和字節(jié)總數(shù)，18位位寬可以用4位完成包數(shù)統(tǒng)計(jì)，14位 完成包字節(jié)統(tǒng)計(jì)，這樣可以讓外部速率降低到原先的十六分之一，即使讀寫命令總速率超 過(guò)37. 5MPPS就可以了。目前使用的雙倍數(shù)據(jù)速率靜態(tài)隨機(jī)存取存儲(chǔ)器（DDR)靜態(tài)隨機(jī)存 儲(chǔ)器（SRAM)最基本的速率為250MHz，命令操作速率125MPPS，完全可以勝任此種功能設(shè)計(jì)。
[0021] 如果想使用動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM)來(lái)做為外部存儲(chǔ)，邏輯內(nèi)部的存儲(chǔ)需要 更大一些，擴(kuò)展到27位，目前最通