專利名稱：一種數(shù)據(jù)通信方法和一種以太網(wǎng)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及以太網(wǎng)技術(shù)領(lǐng)域，尤指 一 種數(shù)據(jù)通信方法和 一 種以太網(wǎng)設(shè)備。
背景技術(shù)：
目前的寬帶接入到戶技術(shù)，主要有XDSL技術(shù)、以太網(wǎng)技術(shù)和FTTH技 術(shù)，分別使用電話線、網(wǎng)線和光纖傳輸介質(zhì)到戶。在新的長距離以太網(wǎng)技術(shù) 出現(xiàn)以后，以太網(wǎng)技術(shù)也可以使用電話線接入到戶，這大大減少了以太網(wǎng)在 實際應(yīng)用中的障礙。但以太網(wǎng)設(shè)備和XDSL設(shè)備相比，還有一個比較明顯 的劣勢是支持的端口數(shù)目較少，目前一 臺以太網(wǎng)設(shè)備(或者是一個機(jī)架設(shè)備 的單板) 一般支持24個端口 ，或者最多是48口，而XDSL設(shè)備的則可以 做到72個端口 。
在現(xiàn)實應(yīng)用當(dāng)中，高層樓宇很多，比如一個18層的樓宇大概有128戶， 而這種時候，顯然一臺接入設(shè)備支持的端口數(shù)目越多越好。因此，以太網(wǎng)設(shè) 備(如以太網(wǎng)交換機(jī)等)需要提供更多數(shù)目的物理端口，才可以進(jìn)一步提高 在寬帶接入應(yīng)用中的核心竟?fàn)幜Α?br> 目前，以太網(wǎng)設(shè)備中物理層(PHY)芯片和媒體訪問控制層(MAC) 芯片之間采用的是i某體獨立接口 ( MII， Medium Independent Interface )。以 太網(wǎng)媒體接口有MII RMII SMII GMII,所有的這些接口都從MII而來。 MII是指不用考慮媒體是銅軸、光纖、電纜等，因為這些媒體處理的相關(guān)工 作都由PHY或者M(jìn)AC芯片完成。MII支持10兆和100兆的操作，一 個MII接口由14根信號線組成，它的支持還是比較靈活的，但是有一個缺 點是一個MII接口用的信號線太多。RMII是簡化的Mil接口，在數(shù)據(jù)的收發(fā)上它比Mil接口少了一倍的
信號線，所以它一般要求是50兆的總線時鐘。RMII —般用在多端口的交 換機(jī)，它不是每個端口安排收、發(fā)兩個時鐘，而是所有的數(shù)據(jù)端口公用一個 時鐘用于所有端口的收發(fā)，這里就節(jié)省了不少的端口數(shù)據(jù)線數(shù)目。RMII的 一個端口要求7根信號線，比MII少了一倍，所以交換機(jī)能夠接入多一倍 數(shù)據(jù)的端口。和MII —樣，RMII支持10兆和100兆的總線接口速度。
SMII有比RMII更少的信號線數(shù)目，S表示串行的意思。因為它只用 一根信號線傳送發(fā)送數(shù)據(jù)， 一根信號線傳輸接收數(shù)據(jù)，所以在時鐘上為了滿 足100M的需求，它的時鐘頻率很高，達(dá)到了 125M,為什么用125M,是 因為數(shù)據(jù)線里面會傳送一些控制信息。SMII —個端口僅用4根信號線完成 100M信號的傳輸，比起RMII差不多又少了一倍的信號線。SMII在工業(yè) 界的支持力度是很高的。同理，所有端口的數(shù)據(jù)收發(fā)都公用同一個外部的 125M時鐘。
由上可見，以太網(wǎng)的PHY芯片和MAC層芯片之間的接口都是一對一 的，即每個物理層接口使用獨立的MII接口與對應(yīng)的MAC層端口進(jìn)行一 對一通信，端口之間互相獨立，不共享數(shù)據(jù)線。
圖1是現(xiàn)有技術(shù)中以太網(wǎng)設(shè)備中的PHY芯片和MAC芯片的連接示意 圖。如圖1所示，在現(xiàn)有技術(shù)中，MAC芯片支持的端口數(shù)目比較多， 一般 為24個，而PHY芯片支持的端口數(shù)目相對較少， 一般為8個，因此， 一個 MAC芯片可以接多個PHY芯片，PHY芯片和MAC芯片之間的接口連接是 一對一的。
圖1所示的這種方法大大簡化了以太網(wǎng)PHY芯片的設(shè)計和成本，由于 MAC和PHY之間的端口 一對一，并且輸入和輸出的速率相同，所以PHY芯 片中只需要很少的緩沖存儲，并且PHY芯片支持的端口數(shù)目不多，所需要 的管腳數(shù)目較少，因此可以大大簡化PHY的設(shè)計和成本。但這種方法的缺 陷是導(dǎo)致MAC層芯片無法支持大的端口數(shù)目。
以太網(wǎng)在企業(yè)網(wǎng)應(yīng)用中，速度是重要因素， 一般都是100Mbps的速度，而在寬帶接入到戶的應(yīng)用中，速度不是關(guān)鍵因素，因為每戶的接入帶寬現(xiàn)在
是2/4Mbps的水平，將來可能會發(fā)展到33Mbps的水平。在寬帶應(yīng)用中， 接口密度是一個比較關(guān)鍵的因素。
由于現(xiàn)有技術(shù)中，MAC層芯片支持的端口數(shù)目比較多(比如24個)， 而PHY芯片支持的端口數(shù)目比較少(比如8個)，而每個端口需要各自獨 立的數(shù)據(jù)接口，所以MAC層芯片需要支持的管腳數(shù)目比較多，難以支持到 比較大的數(shù)目，比如64個，或者是72個，在這種情況下，即使采用SMII接 口，也是需要4*64=256個管腳。需要的管腳數(shù)目太多，這是以太網(wǎng)交換機(jī) 的MAC芯片無法在最優(yōu)性價比下做到單芯片支持大端口數(shù)目的主要原因。

發(fā)明內(nèi)容
本發(fā)明提供了 一種數(shù)據(jù)通信方法，該方法使得以太網(wǎng)設(shè)備中的單個 MAC芯片能夠支持更多的端口數(shù)目，提高了以太網(wǎng)設(shè)備在寬帶接入應(yīng)用中 的竟?fàn)幜Α?br> 本發(fā)明還提供了一種以太網(wǎng)設(shè)備，該以太網(wǎng)設(shè)備中的單個MAC芯片能 夠支持更多的端口數(shù)目，提高了該以太網(wǎng)設(shè)備在寬帶接入應(yīng)用中的竟?fàn)幜Α?br> 為達(dá)到上述目的，本發(fā)明的技術(shù)方案具體是這樣實現(xiàn)的
本發(fā)明公開了一種據(jù)通信方法，媒體訪問控制層MAC芯片和一個以上 的物理層PHY芯片采用多址總線接口，該方法包括
將所述一個以上的PHY芯片的總線接口通過多址總線統(tǒng)一掛接到所述 MAC芯片的總線接口 ，實現(xiàn)所述MAC芯片與所述一個以上的PHY芯片間 的通信，其中，利用地址總線上的不同地址區(qū)分不同PHY芯片上的不同PHY 端口 。
本發(fā)明還公開了一種以太網(wǎng)設(shè)備，該設(shè)備包括MAC芯片和通過總線 與所述MAC芯片連接的一個以上的PHY芯片；其中，利用地址總線上的 不同地址區(qū)分不同PHY芯片上的不同PHY端口。
由上述技術(shù)方案可見，本發(fā)明這種MAC芯片通過總線與多個PHY芯片進(jìn)行通信，其中，利用地址總線上的不同地址區(qū)分不同PHY芯片上的不同 PHY端口的技術(shù)方案，使得MAC芯片在管腳數(shù)量一定(即等于總線中信號 線的個數(shù))的情況下，能夠支持更多的端口數(shù)目，與更多的PHY芯片連接， 從而增加了一個以太網(wǎng)設(shè)備所能接入的用戶數(shù)量，提高了以太網(wǎng)設(shè)備在寬帶 接入應(yīng)用中的竟?fàn)幜Α?br>

圖1是現(xiàn)有技術(shù)中以太網(wǎng)設(shè)備中的PHY芯片和MAC芯片的連接示意
圖2是本發(fā)明實施例以太網(wǎng)設(shè)備中的PHY芯片和MAC芯片之間的通 信示意圖3是本發(fā)明實施例一種以太網(wǎng)設(shè)備的組成接口框圖。
具體實施例方式
本發(fā)明的核心思想是將現(xiàn)有的以太網(wǎng)PHY芯片和MAC芯片之間的一 對一的接口設(shè)計，改為多址總線的接口設(shè)計，將一個以上的PHY芯片的總線 接口通過多址總線統(tǒng)一掛接到MAC芯片的總線接口 ，實現(xiàn)所述MAC芯片與 所述一個以上的PHY芯片間的通信，進(jìn)而使得以太網(wǎng)設(shè)備(如以太網(wǎng)交換機(jī) 等)的單MAC芯片支持更多的端口數(shù)目。
為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下對本發(fā)明進(jìn)一 步詳細(xì)說明。
圖2是本發(fā)明實施例以太網(wǎng)設(shè)備中的PHY芯片和MAC芯片之間的通 信示意圖。參見圖2，本發(fā)明的技術(shù)方案包括以下幾點關(guān)鍵技術(shù)
(1 ) PHY芯片和MAC芯片之間采用多址總線接口 ，并利用地址總線 區(qū)分PHY芯片上的不同PHY端口
這里多址總線具體可以為Utopia level 2總線或POS-PHY總線等。 在本發(fā)明的一個實施例中MAC芯片通過Utopia level 2總線連接多個PHY芯片。
Utopia level 2接口協(xié)議規(guī)范了 一組芯片到芯片、基于包的通道化接口 總線，是一個16位數(shù)據(jù)總線、50MHz的接口 、支持累計帶寬小于800Mb/s 的多條鏈路；該接口支持5位地址總線，可以支持32個端口地址，也可以 通過將數(shù)據(jù)總線復(fù)用為地址總線的方式擴(kuò)展到支持144個端口地址。
Utopia level 2的數(shù)據(jù)端口分為數(shù)據(jù)接收端口和發(fā)送端口 。兩個端口各有 5位地址線(RxAddr和TxAddr )和16位數(shù)據(jù)線(RxData和TxData )。接 收端口有接收數(shù)據(jù)允許信號(RxEnb)、接收信元開始信號(RxSoc)和接 收時鐘信號(RxCLK)。發(fā)送端口有發(fā)送數(shù)據(jù)允許信號(TxEnb)、發(fā)送信 元開始信號(TxSoc)和發(fā)送時鐘信號(TxCLK)，再加上其它控制管腳， 總共是72個管腳。
在Utopia level 2總線中，數(shù)據(jù)線有16位，地址線有5位，總線分為收 和發(fā)兩個方向。因此在本發(fā)明的一個實施例中，每個PHY芯片的接收方向 地址總線和數(shù)據(jù)總線都連接到MAC芯片的發(fā)送方向地址總線和數(shù)據(jù)總線 上，同理每個PHY芯片的發(fā)送方向地址總線和數(shù)據(jù)總線都連接到MAC芯 片的接收方向地址總線和數(shù)據(jù)總線上。地址總線會決定哪個PHY芯片的哪 個PHY端口進(jìn)行收發(fā)數(shù)據(jù)的操作，所有PHY芯片的PHY端口的操作都是 采用分時占用數(shù)據(jù)總線的方式進(jìn)行。
例如，當(dāng)MAC芯片向PHY芯片發(fā)送數(shù)據(jù)時MAC芯片在地址總線上 寫入目的PHY端口的地址，在數(shù)椐總線上寫入要發(fā)送給目的PHY端口的數(shù) 據(jù)；每個PHY芯片判斷地址總線上的地址是否為自身PHY端口的地址，是 則從地址總線上的地址所對應(yīng)的PHY端口接收數(shù)據(jù)總線上的數(shù)據(jù)。
當(dāng)PHY芯片向MAC芯片發(fā)送數(shù)據(jù)時每個PHY芯片的每個PHY端口 以時分方式占用總線，并在占用總線時，在地址總線上寫入源端口的地址(即 發(fā)送數(shù)據(jù)的PHY端口的地址)，在數(shù)據(jù)總線上寫入要發(fā)送給MAC芯片的數(shù) 據(jù)。各PHY端口以時分方式占用總線具體可以為各PHY端口在有數(shù)據(jù)發(fā) 送時向MAC芯片發(fā)送請求，由MAC芯片仲裁哪個PHY端口可以占用總線，并向相應(yīng)的PHY芯片返回允許某個PHY端口占用總線的允許消息。
下面給出一個具體的例子設(shè)MAC芯片和PHY都采用總線接口設(shè)計， MAC芯片和PHY芯片都包括一個總線接口模塊，且通信所采用的多址總線 具有16位的數(shù)據(jù)線和5位的地址線。由于5位的地址線可以尋址32個地址， 以 一個PHY芯片有8個端口為例，則 一個MAC芯片可以同時連接32/8 = 4 個PHY芯片，分別編號1、 2、 3和4。芯片1的8端口的地址依次為0 ~ 7, 芯片2的8端口的地址依次為8 15,芯片3的8端口的地址依次為16 ~ 23 ， 芯片4的8端口的地址依次為24 ~ 31 。
這樣，當(dāng)MAC芯片要向PHY端口發(fā)送數(shù)據(jù)時，例如，當(dāng)MAC芯片需 要向芯片2的第二個端口發(fā)送數(shù)據(jù)時，MAC芯片上的總線接口模塊在地址 總線上寫入9(芯片l的第二個端口的地址)，然后在數(shù)據(jù)總線上寫入要發(fā) 送給該地址為9的端口的數(shù)據(jù)；每個PHY芯片的總線接口模塊判斷地址總 線上的地址是否為自身PHY端口的地址，此時，只有芯片2的總線接口模 塊判斷出總線上的地址是自身所屬PHY芯片2的第二個端口的地址，使得 該芯片2的第二個端口接收數(shù)據(jù)總線上的數(shù)據(jù)，而其它PHY芯片的總線接 口模塊均判斷出總線上的地址不是自身所屬PHY芯片的端口的地址，拒絕 接收數(shù)據(jù)總線上的數(shù)據(jù)。
PHY芯片的總線接口模塊在自身PHY芯片上的端口有數(shù)據(jù)發(fā)送時，向 MAC芯片的總線接口模塊發(fā)送攜帶有該端口地址的請求。而MAC芯片的 總線接口模塊根據(jù)預(yù)定的策略(如時分方式等)進(jìn)行仲裁，決定當(dāng)前哪個 PHY端口可以占用總線，并向相應(yīng)的PHY芯片的總線接口才莫塊返回攜帶 PHY端口地址的表示可以占用總線的允許消息。PHY芯片的總線接口模塊 收到允許消息后，使得被允許的PHY端口通過總線發(fā)送數(shù)據(jù)，具體為在 地址總線上寫入該發(fā)送數(shù)據(jù)的PHY端口的地址，在數(shù)據(jù)總線上寫入該P(yáng)HY 端口要發(fā)送的數(shù)據(jù)。
(2)在PHY芯片中增加緩沖存儲模塊，用于存儲由于速率匹配和總 線被占用而未能及時發(fā)送給MAC芯片的數(shù)據(jù)由于在現(xiàn)有技術(shù)中，PHY芯片的接口與MAC芯片的接口是一對一的， 且速率都為相同的標(biāo)準(zhǔn)速率，因此PHY芯片收到的數(shù)據(jù)很快被發(fā)送到MAC 芯片。而在本發(fā)明中，PHY芯片的和MAC芯片之間的接口并不是一對一的 關(guān)系，存在總線的爭搶和占用，這個時候PHY芯片接收到的數(shù)據(jù)就不能保 證很快發(fā)送到MAC芯片，需要臨時存儲下來。
(3 )改變現(xiàn)有的PHY芯片和MAC芯片的時鐘方法，由MAC芯片統(tǒng) 一提供總線接口時鐘
在現(xiàn)有技術(shù)中，以太網(wǎng)MAC層接口上，時鐘由PHY芯片提供，并且 各端口之間可以各不相同。但在本發(fā)明的總線接口中，總線上必須使用統(tǒng)一 的時鐘，而不能每個端口使用各自的時鐘，因此本發(fā)明中總線上的時鐘統(tǒng)一 由MAC芯片提供。而PHY芯片中增加一個時鐘匹配模塊，將各自端口的 物理層時鐘轉(zhuǎn)換為總線接口時鐘。
這樣，多個PHY芯片的總線接口可以統(tǒng)一掛接到一個MAC芯片的總 線接口上，使得一個MAC芯片通過多地址總線的方式連接多個物理層芯 片，從而使得一 臺以太網(wǎng)交換機(jī)可以支持和XDSL設(shè)備同樣數(shù)目的物理端 口，甚至更多數(shù)目的物理端口，提高了以太網(wǎng)交換機(jī)在寬帶接入應(yīng)用中的核 心竟?fàn)幜Α?br> 圖3是本發(fā)明實施例一種以太網(wǎng)設(shè)備的組成接口框圖。如圖3所示，該 設(shè)備包括MAC芯片和通過總線與所述MAC芯片連接的一個以上的PHY 芯片；其中，利用地址總線上的不同地址區(qū)分不同PHY芯片上的不同PHY
端口 。
在圖3中，所述連接MAC芯片和PHY芯片的總線可以為Utopia level 2 總線或POS-PHY總線等。例如，當(dāng)采用Utopia level 2總線時，Utopia level 2總線支持5位的地址總線，能夠?qū)ぶ?2個端口，如以每個PHY芯片有S 個端口計算，則 一個MAC芯片可以接4個PHY芯片。前面提到Utopia level 2總線可以通過將數(shù)據(jù)總線復(fù)用為地址總線的方式擴(kuò)展到支持144個端口地 址，則此時一個MAC芯片可以接18個8端口的PHY芯片。這大大提高了單MAC芯片所能支持的端口數(shù)目。
在圖3中，MAC芯片和PHY芯片都采用多址總線接口設(shè)計，MAC芯 片包括第一總線接口模塊，每個PHY芯片包括第二總線接口模塊，其 中
所述第一總線接口模塊，用于在地址總線上寫入目的PHY端口的地址， 在數(shù)據(jù)總線上寫入要發(fā)送給目的PHY端口的數(shù)據(jù)；
所述第二總線接口模塊，用于在MAC芯片發(fā)送數(shù)據(jù)時判斷地址總線上 的地址是否為自身所屬PHY芯片的PHY端口的地址，是則使得地址總線上 的地址所對應(yīng)的PHY端口接收數(shù)據(jù)總線上的數(shù)據(jù)。
所述第二總線接口模塊，還使得自身所屬PHY芯片上的各PHY端口以 時分方式占用總線向MAC芯片發(fā)送數(shù)據(jù)。具體可以為第二總線接口模塊 在自身所屬PHY芯片上的PHY端口有數(shù)據(jù)發(fā)送時，向MAC芯片發(fā)送請求， 當(dāng)?shù)玫組AC芯片的允許消息后，使得所述PHY端口將數(shù)據(jù)通過總線發(fā)送 至MAC芯片。所述MAC芯片發(fā)送的允許消息是MAC芯片中的第一總線 接口模塊發(fā)送的。
例如，在圖3中，PHY芯片的第二總線接口模塊在自身PHY芯片上的 某個端口有數(shù)據(jù)發(fā)送時，向MAC芯片的第 一總線接口模塊發(fā)送攜帶有該端 口地址的請求；而第 一總線接口模塊根據(jù)時分方式或其它預(yù)定的方式進(jìn)行仲 裁，決定當(dāng)前哪個PHY端口可以占用總線，并向相應(yīng)的PHY芯片的第二總 線接口模塊返回攜帶PHY端口地址的表示可以占用總線的允許消息；PHY 芯片的第二總線接口模塊收到允許消息后，使得被允許的PHY端口通過總 線發(fā)送數(shù)據(jù)，具體為在地址總線上寫入該發(fā)送數(shù)據(jù)的PHY端口的地址， 在數(shù)據(jù)總線上寫入該P(yáng)HY端口要發(fā)送的數(shù)據(jù)。
在圖3中，每個PHY芯片進(jìn)一步包括緩沖存儲模塊，用于存儲由于 速率匹配和總線被占用而未能及時發(fā)送給MAC芯片的數(shù)據(jù)。這是因為在現(xiàn) 有技術(shù)中，PHY芯片的接口與MAC芯片的接口是一對一的，且速率都為相 同的標(biāo)準(zhǔn)速率，因此PHY芯片收到的數(shù)據(jù)很快被發(fā)送到MAC芯片；而在本發(fā)明中，PHY芯片的和MAC芯片之間的接口并不是一對一的關(guān)系，存在 總線的爭搶和占用，這個時候PHY芯片接收到的數(shù)據(jù)就不能保證很快發(fā)送 到MAC芯片，需要臨時存儲下來。
在圖3中，所述MAC芯片，還用于提供統(tǒng)一的總線接口時鐘；每個PHY 芯片進(jìn)一步包括時鐘匹配模塊，用于將自身所屬PHY芯片的PHY端口的 物理層時鐘轉(zhuǎn)換為總線接口時鐘。這是因為在現(xiàn)有技術(shù)中，以太網(wǎng)MAC層 接口上，時鐘由PHY芯片提供，并且各端口之間可以各不相同。但在本發(fā) 明的總線接口中，總線上必須使用統(tǒng)一的時鐘，而不能每個端口使用各自的 時鐘，因此本發(fā)明中總線上的時鐘統(tǒng)一由MAC芯片提供，而PHY芯片中 增加一個時鐘匹配模塊，將各自端口的物理層時鐘轉(zhuǎn)換為總線接口時鐘。
需要說明的是，為了簡單起見在圖3中只畫出了一個PHY芯片的內(nèi)部 結(jié)構(gòu)，而其它PHY芯片的內(nèi)部結(jié)構(gòu)并未畫出。
綜上所述，本發(fā)明這種MAC芯片通過總線與多個PHY芯片進(jìn)行通信， 其中，利用地址總線上的不同地址區(qū)分不同PHY芯片上的不同PHY端口的技 術(shù)方案，使得MAC芯片在管腳數(shù)量一定的情況下，能夠支持更多的端口數(shù) 目，與更多的PHY芯片連接，從而增加了一個以太網(wǎng)設(shè)備所能接入的用戶數(shù) 量，提高了以太網(wǎng)設(shè)備在寬帶接入應(yīng)用中的竟?fàn)幜Α?br> 以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護(hù) 范圍，凡在本發(fā)明的精神和原則之內(nèi)所做的任何修改、等同替換、改進(jìn)等， 均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種數(shù)據(jù)通信方法，其特征在于，媒體訪問控制層MAC芯片和一個以上的物理層PHY芯片采用多址總線接口，該方法包括將所述一個以上的PHY芯片的總線接口通過多址總線統(tǒng)一掛接到所述MAC芯片的總線接口，實現(xiàn)所述MAC芯片與所述一個以上的PHY芯片間的通信，其中，利用地址總線上的不同地址區(qū)分不同PHY芯片上的不同PHY端口。
2、 如權(quán)利要求1所述的方法，其特征在于，所述MAC芯片與一個以 上的PHY芯片間的通信包括MAC芯片在地址總線上寫入目的PHY端口的地址，在數(shù)據(jù)總線上寫入 要發(fā)送給目的PHY端口的數(shù)據(jù)；每個PHY芯片判斷地址總線上的地址是否 為自身PHY端口的地址，是則從地址總線上的地址所對應(yīng)的PHY端口接收 數(shù)據(jù)總線上的數(shù)據(jù)；每個PHY芯片的每個PHY端口以時分方式占用總線向MAC芯片發(fā)送 數(shù)據(jù)。
3、 如權(quán)利要求2所述的方法，其特征在于，該方法進(jìn)一步包括 在每個PHY芯片對由于速率匹配和總線^皮占用而未能及時發(fā)送給MAC芯片的數(shù)據(jù)進(jìn)行緩存。
4、 如權(quán)利要求l所述的方法，其特征在于，該方法進(jìn)一步包括 由MAC芯片提供統(tǒng)一的總線接口時鐘；每個PHY芯片還用于將自身PHY端口的物理層時鐘轉(zhuǎn)換為總線接口時鐘。
5、 如權(quán)利要求l、 2、 3或4所述的方法，其特征在于，所述總線為 Utopia level 2總線，或POS - PHY總線。
6、 一種以太網(wǎng)設(shè)備，其特征在于，該設(shè)備包括MAC芯片和通過總線 與所述MAC芯片連接的一個以上的PHY芯片；其中，利用地址總線上的不同地址區(qū)分不同PHY芯片上的不同PHY端口。
7、 如權(quán)利要求6所述的設(shè)備，其特征在于，所述MAC芯片包括第 一總線接口模塊，所述每個PHY芯片包括第二總線接口模塊；所述第一總線接口模塊，用于在地址總線上寫入目的PHY端口的地址， 在數(shù)據(jù)總線上寫入要發(fā)送給目的PHY端口的數(shù)據(jù)；所述第二總線接口模塊，用于在MAC芯片發(fā)送數(shù)據(jù)時判斷地址總線上 的地址是否為自身所屬PHY芯片的PHY端口的地址，是則使得地址總線上 的地址所對應(yīng)的PHY端口接收數(shù)據(jù)總線上的數(shù)據(jù)；所述第二總線接口模塊，還使得自身所屬PHY芯片上的各PHY端口以 時分方式占用總線向MAC芯片發(fā)送數(shù)據(jù)。
8、 如權(quán)利要求7所述的設(shè)備，其特征在于，所述每個PHY芯片進(jìn)一步 包括緩沖存儲模塊，用于存儲由于速率匹配和總線被占用而未能及時發(fā)送 給MAC芯片的數(shù)據(jù)。
9、 如權(quán)利要求6所述的設(shè)備，其特征在于， 所述MAC芯片，還用于提供統(tǒng)一的總線接口時鐘；所述每個PHY芯片進(jìn)一步包括時鐘匹配才莫塊，用于將自身所屬PHY 芯片的PHY端口的物理層時鐘轉(zhuǎn)換為總線接口時鐘。
10、 如權(quán)利要求6、 7、 8或9所述的設(shè)備，其特征在于，所述總線為 Utopia level 2總線,或POS — PHY總線。
全文摘要
本發(fā)明公開了一種數(shù)據(jù)通信方法和一種以太網(wǎng)設(shè)備，具體包括MAC芯片通過總線與多個PHY芯片進(jìn)行通信，其中，利用地址總線上的不同地址區(qū)分不同PHY芯片上的不同PHY端口。本發(fā)明的技術(shù)方案，使得MAC芯片能夠支持更多的端口數(shù)目，與更多的PHY芯片連接，從而增加了一個以太網(wǎng)設(shè)備所能接入的用戶數(shù)量，提高了以太網(wǎng)設(shè)備在寬帶接入應(yīng)用中的競爭力。
文檔編號H04L29/10GK101442563SQ20081023978
公開日2009年5月27日 申請日期2008年12月17日 優(yōu)先權(quán)日2008年12月17日
發(fā)明者洋 于 申請人:杭州華三通信技術(shù)有限公司